KR20080055215A - 캐패시터의 실린더형 하부전극 형성방법 - Google Patents
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Abstract
반도체기판 상에 희생산화막을 형성한 후, 희생산화막을 선택적으로 제거하여 스토리지노드홀을 형성한다. 스토리지노드홀이 형성된 희생산화막 전면에 하부전극층을 형성한 후, 노드분리하여 하부전극을 형성한다. 노드분리된 하부전극의 상부 끝단을 산화시킨 후, 희생산화막 및 산화된 하부전극의 상부 끝단을 선택적으로 제거하는 캐패시터의 실린더형 하부전극 형성방법을 제시한다.
실린더형태의 캐패시터, 하부전극, 티타늄, 티타늄나이트라이드
Description
도 1 내지 도 6은 본 발명에 따른 캐패시터의 실린더형 하부전극 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 상세하게는 캐패시터의 실린더형 하부전극 형성방법에 관한 것이다.
디램(DRAM)과 같은 반도체소자가 고집적화됨에 따라, 소자가 차지하는 면적은 감소하고 있다. 특히, 디램소자의 정보를 저장하는 캐패시터가 차지하는 면적이 감소하면서, 제한된 면적 내에서 충분한 정전용량을 확보하는 방법이 고집적화에 중요한 요인으로 작용하고 있다.
최근 캐피시터 전극에 금속물질을 적용하거나, 실린더형의 하부전극이 제시되고 있다. 금속전극은 비저항이 작고, 내부 공핍층에 의한 기생커패시턴스 발생을 억제할 수 있다. 실린더형의 하부전극은 하부전극의 높이를 증가시켜 제한된면적 내에서 충분한 정전용량을 확보하고자 제시되고 있다.
실린더형의 하부전극을 형성할 때, 하부전극 상부 끝단에 뾰족한 형상이 유발될 수 있다. 하부전극 상부 끝단의 뾰족한 형상은 후속 유전체막의 증착 두께를 불균일하게 하거나 전장(electrical field)의 집중에 의해, 상부 끝단 부분을 통한 전하누설이 발생할 수 있다. 반도체소자의 캐패시터는 전하를 축적하여 반도체소자의 단위 셀들의 데이터 저장부 역할을 하는데, 전하누설이 발생 될 경우, 소자동작에 불량이 유발될 수 있다. 반도체 소자 제조공정의 전반적인 제조 수율을 저하시킬 뿐만 아니라 신뢰성 있는 소자를 형성하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 실린더형 캐패시터의 하부전극 끝단에 유발되는 뾰족한 형상을 개선할 수 있는 캐패시터의 실린더형 하부전극 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 캐패시터의 실린더형 하부전극 형성방법은, 반도체기판 상에 희생산화막을 형성하는 단계; 상기 희생산화막을 선택적으로 식각하여 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀이 형성된 희생산화막 상에 하부전극층을 형성하는 단계; 상기 하부전극층을 노드분리하여 하부전극을 형성하는 단계; 상기 노드분리된 하부전극의 상부 끝단을 선택적으로 산화시키는 단계; 및 상기 희생산화막 및 산화된 하부전극 상부 끝단을 선택적으로 식각하여 제거하는 단계를 포함한다.
상기 노드분리는 에치백 공정 또는 화학적기계적연마공정으로 수행하는 것이 바람직하다.
상기 하부전극의 상부 끝단의 산화는 산소분위기의 급속 열처리 공정 또는 산소 플라즈마 공정을 이용하는 수행하는 것이 바람직하다.
상기 산소 플라즈마 공정은 O2 가스를 50~100sccm로 공급하고, He 가스를 300~500sccm로 공급하고, 1000~3000W RF 플라즈마 발생 전력을 이용하여 5~20초 동안 진행하는 것이 바람직하다.
상기 하부전극 상부 끝단을 산화시키는 단계 이후에, 상기 하부전극의 치밀화를 위한 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
도 1 내지 도 6은 본 발명에 따른 캐패시터의 실린더형 하부전극 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 층간절연막(110)을 형성한다. 디램(Dynamic Random Access Meomry)과 같은 메모리 소자의 경우, 층간절연막(110) 형성 이전에 반도체기판(100) 상에 소스 및 드레인 불순물 영역 및 게이트전극을 포함하는 트랜지스터가 형성될 수 있다.
층간절연막(110)을 관통하는 스토리지노드콘택(SNC;Storage Node Contact)(111)을 형성한다. 구체적으로, 층간절연막(110)을 선택적으로 식각하여 스토리지노드 콘택홀을 형성한 후, 콘택홀을 매립하는 콘택용물질막을 형성한다. 콘택용물질막을 분리시키는 평탄화 공정 예컨대, 화학적기계적연마(CMP; Chemical Mechanical Polishing)를 수행하여 스토리지노드콘택(111)을 형성한다.
콘택용물질막은 폴리실리콘을 포함하는 도전막 또는 금속막을 포함하여 형성될 수 있다. 스토리지노드콘택(111)은 후속 캐패시터 하부전극과 반도체기판(100) 상에 형성된 불순물 영역을 전기적으로 연결시킨다.
스토리지노드 콘택(111)이 형성된 반도체기판(100) 상에 희생산화막(120)을 형성한다. 희생산화막은 TEOS(PE-TEOS; Tetra Ethyl Ortho Silicate)막의 단일막 또는 PE-TEOS막 하부에 PSG(Phospho Silicate Glass)막이 적층된 이중막 구조를 사용하여 형성할 수 있다. 희생산화막(120) 선택적으로 식각하여, 희생산화막(120)을 선택적으로 관통하는 스토리지노드홀(121)을 형성한다. 이에 따라, 하부전극의 3차원 형상을 유도하는 형틀(mold)이 형성된다. 스토리지노드홀(121)의 바닥에, 스토리지노드콘택(111)이 노출된다.
도 2를 참조하면, 스토리지노드홀(121)이 형성된 희생산화막(120) 전면에 하부전극(130)층을 형성한다. 하부전극(130)층은 금속층 예컨대, 티타늄막(131) 및 티타늄나이트라이드막(132)을 포함하여 형성할 수 있다. 하부전극(130)층은 원자층증착(ALD;Atomic Layer Deposition)방법 또는 플라즈마 인가 원자층증착(PEALD;Plasma Enhanced Atomic Layer Deposition)방법을 이용하여 형성할 수 있다.
도 3을 참조하면, 하부전극(130)층을 노드분리하여 실린더형의 하부전극(130)을 형성한다. 노드분리는 평탄화 공정 예컨대, 에치백(etch back) 공정 또는 화학적 기계적 연마(CMP;Chemical Mechanical Polishing)공정을 이용하여 수행될 수 있다.
노드분리에 의해 희생산화막(120) 상부에 존재하는 하부전극(130)층이 선택적으로 제거되어, 하부의 희생산화막(120) 부분이 노출될 수 있다. 이때, 티타늄막(131)과 티타늄나이트라이드막(132)의 식각률 차이가 발생할 수 있어, 하부층인 티타늄나이트라이드막(132)의 상부 끝단이 티타늄막(131)의 상부 끝단보다 더 많이 제거될 수 있다. 또한, 식각환경 차이 또는 연마환경 차이에 의해 티타늄막(131)의 상부 끝단은 티타늄나이트라이드막(132)의 상부 끝단보다 더 많이 노출될 수 있다.
티타늄막(131)의 한쪽면은 희생산화막(120)에 차폐되어 있어 티타늄막(131)의 상부 끝단은 뾰족한 형상이 유발될 수 있다. 티타늄막(131)의 뾰족한 형상 부분(140)은 후속 유전체막의 증착 두께를 불균일하게 하거나, 전계 집중을 유발할 수 있다. 이에 따라 티타늄막(131)의 상부 끝단을 통해 전하누설이 발생하게 된다.
도 4를 참조하면, 노드분리 된 반도체기판(100)에 산화공정을 수행한다. 산화공정은 산소(O2)분위기의 급속 열처리 공정(RTP;Rapid Thermal Process) 또는 산소 플라즈마(O2 Plasma) 공정으로 수행될 수 있다. 산소 플라즈마 공정은 O2 가스를 50~100sccm로 공급될 수 있다. 1000~3000W RF 플라즈마 발생 전력을 인가할 수 있다. 이때, 300~500sccm의 He 가스를 더 공급할 수 있다. 산소플라즈마 공정은 5~20초 동안 진행할 수 있다. 노드분리에 의해 하부전극층은 3차원형상 예컨대, 실린더형의 하부전극(130)이 형성된다.
하부전극(130)을 이루는 티타늄막(131)은 티타늄나이트라이드막(132)보다 상대적으로 산화가 더 빨리 진행하게 된다. 따라서, 산화공정에 의해 티타늄막(131) 상부 끝단의 뽀죡한 형상부분(도 3의 140)이 선택적으로 산화될 수 있다. 산화된 뾰족한 형상 부분(140a)은 후속 희생산화막을 제거하기 위한 습식용액에 함께 제거될 수 있다.
산화공정을 수행한 하부전극(130)에 어닐링 공정을 진행한다. 어닐링 공정은 500~600℃의 온도 및 N2 가스 분위기에서 5~20초 동안 진행할 수 있다. 어닐링 공정(130)에 의해 하부전극(130) 내의 불순물을 제거될 수 있다. 또한, 하부전극(130)을 이루는 금속층을 치밀화시킬 수 있고, 하부전극(130) 표면의 거칠기가 완화될 수 있다.
도 5를 참조하면, 희생산화막(도 3의 120)을 선택적으로 제거한다. 희생산화막(120)은 습식용액에 담가 습식식각을 수행한다. 습식식각은 하부전극(130)으로 사용된 금속의 손상을 최소화하고, 희생산화막(120)을 선택적으로 제거할 수 있는 케미컬 예컨대, BOE 용액 또는 불산(HF)이 함유된 습식용액을 사용할 수 있다.
이때, 티타늄막(131)의 뾰족한 형상 부분(도 4의 140a)은 선택적으로 산화되어 있으므로, 습식용액을 통해 산화된 티타늄막(131)의 뾰족한 형상 부분(140a) 및 희생산화막(도 4의 120)이 함께 제거될 수 있다. 습식용액에 의해 산화된 뾰족한 형상(140a)이 제거됨에 따라, 티타늄막(131)의 상부 끝단은 보다 완만한 프로파일을 가질 수 있다.
도 6을 참조하면, 실린더형의 하부전극(130) 상에 유전체막(150)을 형성한다. 유전체막(150)은 높은 유전율을 가지는 물질 예컨대, Ta2O5, Al2O3 또는 HfO2와 같은 물질을 원자층증착방법(ALD;Atomic Layer Deposition)을 이용하여 형성할 수 있다. 원자층증착방법은 우수한 스텝 커버리지 특성의 박막을 형성할 수 있어, 3차원적 하부전극(130) 형상을 따라 일정한 두께의 유전체막(150)을 형성할 수 있다. 또한, 하부전극(130) 상부 끝단이 완만한 프로파일을 가지게 되어, 상부 끝단을 통해 전하가 빠져나가는 전하누설 현상을 방지할 수 있다. 유전체막(150) 상에 상부전극(160)을 형성하여 실린더형 하부전극을 갖는 캐패시터를 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 캐패시터의 실린더형 하부전극 형성방법은 노드분리에 의해 발생되는 하부전극 상부 끝단의 뾰족한 형상 부분을 선택적으로 제거할 수 있다. 하부전극의 상부 끝단을 선택적으로 산화시켜 후속 희생산화막 및 하부전극 상부 끝단의 뾰족한 형상 부분을 선택적으로 제거하여 완만한 프로파일을 갖는 하부전극을 형성하여 반도체소자의 신뢰성을 확보하고 수율을 향상시킬 수 있다.
Claims (5)
- 반도체기판 상에 희생산화막을 형성하는 단계;상기 희생산화막을 선택적으로 식각하여 스토리지노드홀을 형성하는 단계;상기 스토리지노드홀이 형성된 희생산화막 상에 하부전극층을 형성하는 단계;상기 하부전극층을 노드분리하여 하부전극을 형성하는 단계;상기 노드분리된 하부전극의 상부 끝단을 선택적으로 산화시키는 단계; 및상기 희생산화막 및 산화된 하부전극 상부 끝단을 선택적으로 식각하여 제거하는 단계를 포함하는 캐패시터의 실리더형 하부전극 형성방법.
- 제1항에 있어서,상기 노드분리는 에치백 공정 또는 화학적기계적연마공정으로 수행하는 캐패시터의 실리더형 하부전극 형성방법.
- 제1항에 있어서,상기 하부전극의 상부 끝단의 산화는 산소분위기의 급속 열처리 공정 또는 산소 플라즈마 공정을 이용하는 수행하는 캐패시터의 실리더형 하부전극 형성방법.
- 제4항에 있어서,상기 산소 플라즈마 공정은 O2 가스를 50~100sccm로 공급하고, He 가스를 300~500sccm로 공급하고, 1000~3000W RF 플라즈마 발생 전력을 이용하여 5~20초 동안 진행하는 캐패시터의 실리더형 하부전극 형성방법.
- 제1항에 있어서,상기 하부전극 상부 끝단을 산화시키는 단계 이후에,상기 하부전극의 치밀화를 위한 어닐링 공정을 수행하는 단계를 더 포함하는 캐패시터의 실리더형 하부전극 형성방법.
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| KR1020060128231A KR20080055215A (ko) | 2006-12-14 | 2006-12-14 | 캐패시터의 실린더형 하부전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080055215A true KR20080055215A (ko) | 2008-06-19 |
Family
ID=39802067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060128231A KR20080055215A (ko) | 2006-12-14 | 2006-12-14 | 캐패시터의 실린더형 하부전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080055215A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130149833A1 (en) * | 2011-12-13 | 2013-06-13 | Samsung Electronics Co., Ltd. | Methods of Manufacturing Semiconductor Devices |
| US8614498B2 (en) | 2011-01-31 | 2013-12-24 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor devices including capacitors |
| US11901291B2 (en) | 2020-09-17 | 2024-02-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including lower electrodes including inner protective layer and outer protective layer |
-
2006
- 2006-12-14 KR KR1020060128231A patent/KR20080055215A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614498B2 (en) | 2011-01-31 | 2013-12-24 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor devices including capacitors |
| US20130149833A1 (en) * | 2011-12-13 | 2013-06-13 | Samsung Electronics Co., Ltd. | Methods of Manufacturing Semiconductor Devices |
| KR20130067136A (ko) * | 2011-12-13 | 2013-06-21 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US8790986B2 (en) | 2011-12-13 | 2014-07-29 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
| US11901291B2 (en) | 2020-09-17 | 2024-02-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including lower electrodes including inner protective layer and outer protective layer |
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