KR20130067136A - 반도체 소자의 제조 방법 - Google Patents

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KR20130067136A
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Abstract

캐패시터의 하부 전극의 변형을 방지할 수 있는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법은, 몰드층 및 몰드층 상에 배치되는 지지대층을 가지는 반도체 기판을 준비하는 단계, 몰드층 및 지지대층을 관통하는 복수의 홀들을 형성하는 단계, 복수의 홀들 내에 복수의 하부 전극들을 형성하는 단계, 몰드층의 적어도 일부를 제거하여, 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계, 복수의 하부 전극들의 노출면으로부터 복수의 하부 전극들의 일부분을 제거하는 단계, 복수의 하부 전극들 상에 유전층 및 상부 전극층을 순차적으로 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 캐패시터를 가지는 반도체 소자의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전에 따라서, 반도체 소자는 고속화 및 고성능화를 거듭하고 있다. 따라서 반도체 소자의 고속화와 고성능화를 함께 만족시키기 위하여, 반도체 소자의 집적도를 더욱 높이고 있다. 캐패시터를 포함하는 반도체 소자의 경우, 집적도가 높아짐에 따라서 캐패시터의 종횡비는 더욱 증가하고 인접하는 캐패시터간의 간격은 더욱 감소하여, 신뢰성이 있는 캐패시터를 가지는 반도체 소자를 제조하는 데에 어려움을 겪고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 신뢰성이 있는 캐패시터를 가지는 반도체 소자의 제조 방법을 제공하는 데에 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 몰드층 및 상기 몰드층 상에 배치되는 지지대층을 가지는 반도체 기판을 준비하는 단계, 상기 몰드층 및 상기 지지대층을 관통하는 복수의 홀들을 형성하는 단계, 상기 복수의 홀들 내에 복수의 하부 전극들을 형성하는 단계, 상기 몰드층의 적어도 일부를 제거하여, 상기 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계, 상기 복수의 하부 전극들의 노출면으로부터 상기 복수의 하부 전극들의 일부분을 제거하는 단계, 상기 복수의 하부 전극들 상에 유전층 및 상부 전극층을 순차적으로 형성하는 단계를 포함한다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 복수의 하부 전극들 각각의 노출면으로부터 상기 복수의 하부 전극들의 일부분을 산화시키는 단계 및 산화된 상기 복수의 하부 전극들의 일부분을 제거하는 단계를 포함할 수 있다.
상기 복수의 하부 전극들의 일부분을 산화시키는 단계는, O2 플라즈마, O3 플라즈마, O3, O2, H2O 분위기 또는 대기(air) 분위기에서 수행될 수 있다.
상기 복수의 하부 전극들의 일부분을 산화시키는 단계는, 상기 복수의 하부 전극들 각각의 노출면 상에 희생 산화막을 형성할 수 있다.
상기 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계는, 상기 몰드층을 상면으로부터 일부분만을 제거할 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 몰드층의 잔류하는 부분 중 적어도 일부분을 함께 제거할 수 있다.
상기 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계는, 상기 몰드층을 전부 제거할 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 지지대층 중 노출된 부분의 일부를 함께 제거할 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 지지대층이 상기 복수의 하부 전극들 각각으로부터 이격될수록 얇은 두께를 가지도록, 상기 지지대층의 노출된 부분의 일부를 함께 제거할 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 하부 전극 중 상기 반도체 기판으로부터 먼 부분이 상기 반도체 기판으로부터 가까운 부분에 비하여 노출면으로부터 제거되는 두께가 더 클 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 복수의 하부 전극들 중 서로 인접하는 하부 전극 사이의 간격이, 상기 반도체 기판으로부터 먼 부분이 상기 반도체 기판으로부터 가까운 부분에 비하여 더 많이 증가하도록 할 수 있다.
상기 복수의 하부 전극들은, 금속 또는 도전성 금속 질화물로 이루어질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 몰드층 및 상기 몰드층 상에 배치되는 지지대층을 가지는 반도체 기판을 준비하는 단계, 상기 몰드층, 상기 지지대층을 관통하는 복수의 홀들을 형성하는 단계, 상기 복수의 홀들 내에 복수의 하부 전극들을 형성하는 단계, 상기 복수의 하부 전극들이 노출되도록, 상기 몰드층을 제거하는 단계 및 상기 복수의 하부 전극들 상에 유전층 및 상부 전극층을 순차적으로 형성하는 단계를 포함하되, 상기 몰드층을 제거하는 단계는 상기 몰드층을 상기 몰드층의 상면으로부터 일부분씩 복수 회의 부분 제거 단계를 거쳐서 제거하며, 상기 복수 회의 부분 제거 단계들 각각의 사이에, 상기 복수의 하부 전극들 각각의 노출된 면으로부터 상기 복수의 하부 전극들의 일부분을 산화시키는 단계 및 산화된 상기 복수의 하부 전극들의 일부분을 제거하는 단계를 포함한다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 복수의 하부 전극들 각각의 노출되는 부분 중 상기 반도체 기판으로부터 가까운 부분에 대한 상기 반도체 기판으로부터 먼 부분의 면적 비율이 감소하도록, 상기 복수의 하부 전극들의 일부분을 제거할 수 있다.
상기 복수의 하부 전극들의 일부분을 제거하는 단계는, 상기 복수의 하부 전극들 중 서로 인접하는 하부 전극 사이에서 노출되는 상기 지지대층의 표면이 오목해지도록, 상기 지지대층 중 노출된 부분의 일부를 함께 제거할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 캐패시터가 미세화되면서 발생할 수 있는 하부 전극의 변형을 방지할 수 있다. 즉, 지지대층에 의하여 하부 전극의 쓰러짐을 방지할 수 있도록 하부 전극을 지지하고, 인접한 하부 전극 사이에 발생할 수 있는 반 데 발스 힘을 감소시켜, 하부 전극이 휘어지거나 인접하는 하부 전극끼리 접촉하는 것을 방지할 수 있다.
또한 지지대층의 표면을 오목하게 만들어서, 지지대층 및 그 주변의 하부 전극 상에 형성되는 유전층이 곡면을 가지고 형성되도록 하여, 유전층의 부분들이 거리를 확보하면서 형성되도록 할 수 있다.
이를 통하여, 하부 전극을 가지는 캐패시터의 변형으로 인한 반도체 소자의 불량, 예를 들면 비트 불량(bit failure)을 방지하여 집적도를 높이면서도 신뢰성 있는 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 몰드층 및 지지대층을 형성하는 단계를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 몰드층 및 지지대층을 관통하는 홀을 형성하는 단계를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 하부 전극을 형성하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 몰드층을 제거하는 단계를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예 및 그 변형에 따른 하부 전극의 일부분을 산화시키는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 하부 전극 상에 형성된 산화물들을 제거하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 유전층을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 상부 전극층을 형성하는 단계를 나타내는 단면도이다.
도 9 및 도 10은 본 발명의 일 실시 예의 다른 변형에 따른 반도체 소자를 제조하는 방법을 나타내는 단면도이다.
도 11 내지 도 16은 본 발명의 다른 실시 예에 따른 반도체 소자를 제조하는 단계를 나타내는 단면도이다.
도 17 내지 도 22는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 제조하는 단계를 나타내는 단면도이다.
도 23 내지 도 27은 본 발명의 또 다른 실시 예의 변형에 따른 반도체 소자를 형성하는 단계를 나타내는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 몰드층(400) 및 지지대층(500)을 형성하는 단계를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 형성된 층간절연층(200)을 형성한 후, 층간절연층(200)을 관통하는 콘택 플러그(250)를 형성한다.
반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 또는 반도체 기판(100)은 예를 들면, SOI(Silicon On Insulator) 기판, 실리콘-게르마늄 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다.
반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시) 등이 형성되어 있을 수 있으며, 소자 분리막(미도시)이 배치될 수 있다. 상기 소자 분리막은 포토리소그래피 공정을 통하여 반도체 기판(100)에 형성되는 트렌치(미도시)에 절연물질을 채워서 형성할 수 있다. 상기 소자 분리막은 상기 트렌치가 형성된 반도체 기판(100) 상에, 상기 트렌치를 모두 채우도록 절연물질층(미도시)을 형성한 후, 평탄화 공정을 통하여 상기 트렌치 내부에 형성된 상기 절연물질층의 일부분만을 남기도록 하여 형성할 수 있다. 상기 소자 분리막은 예를 들면, 산화물, 질화물 또는 그들의 조합일 수 있다. 상기 소자 분리막은 예를 들면, 버퍼 산화막, 트렌치 라이너 질화막 및 매립 산화막으로 이루어진 다층의 복합막일 수 있다.
상기 소자 분리막에 의하여 반도체 기판(100)에는 고립되는 활성영역(미도시)이 형성될 수 있다. 즉, 상기 활성영역은 상기 소자 분리막에 의해 한정되는 반도체 기판(100)의 부분일 수 있다.
상기 활성영역 중 일부분에는 도전형을 가지는 불순물을 주입하여 소스 및 드레인 영역(미도시)이 형성될 수 있다. 상기 활성영역 상 또는 상기 활성 영역 내부에는 게이트 절연층(미도시) 및 게이트 라인(미도시)을 포함하는 게이트 구조물(미도시)이 배치되어 트랜지스터를 형성할 수 있다. 상기 게이트 라인은 상기 게이트 절연층에 의하여 상기 활성 영역과 전기적으로 절연되며, 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 또한 상기 게이트라인 상에는 캐핑 패턴(미도시)이 형성될 수 있으며, 상기 게이트라인 및 상기 캐핑 패턴의 양 측면에는 게이트 스페이서(미도시)가 형성되어 함께 상기 게이트 구조물을 이룰 수 있다. 상기 게이트 절연층은 실리콘 산화막 또는 고유전률을 가지는 절연막을 사용해서 형성될 수 있다. 또한 상기 캐핑 패턴 및 상기 게이트 스페이서는 실리콘 질화막을 사용해서 형성될 수 있다.
또한 반도체 기판(100)의 내부 또는 반도체 기판(100)의 상에는 비트라인(미도시)이 더 형성될 수 있다. 상기 비트라인은 상기 게이트라인과 교차하거나 평행하도록 형성될 수 있으며, 절연물질들에 의하여 상기 게이트라인과 절연될 수 있다. 상기 비트라인은 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 상기 비트라인 상에는 비트라인 캐핑 패턴(미도시)이 형성될 수 있으며, 상기 비트라인 및 상기 비트라인 캐핑 패턴의 양측면에는 비트라인 스페이서(미도시)가 형성될 수 있다.
층간절연층(200)은 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 다중 막질일 수도 있다. 예를 들면, 상기 게이트 라인 간의 분리를 위한 절연층, 상기 비트라인 간의 분리를 위한 절연층, 상기 게이트라인 및 상기 비트라인 간의 분리를 위한 절연층, 및 상기 비트라인을 덮는 절연층 등이 포함될 수 있다. 또한 이들 각각의 절연층도 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 단일 막질일 수도 있다. 층간절연층(200)은 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
콘택 플러그(250)는 층간절연층(200)을 식각하여 반도체 기판(100), 즉 상기 활성영역의 상기 소스 또는 드레인 영역을 노출시킨 후 형성할 수 있다. 콘택 플러그(250)는 도핑된 폴리실리콘, 금속, 금속 실리사이드(silicide) 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 그러나 층간절연층(200)이 다중 막질일 경우, 콘택 플러그(250)는 여러 단계를 통하여 형성할 수 있다. 예를 들면, 상기 게이트라인 간의 분리를 위한 절연층을 일부 식각하여 상기 소스 또는 드레인 영역을 통하여 상기 트랜지스터와 연결되는 랜딩 패드를 형성하고, 상기 비트라인 간의 분리를 위한 절연층 또는 상기 게이트라인과 상기 비트라인 간의 분리를 위한 절연층을 일부 식각하여 상기 랜딩 패드와 연결되는 매립 플러그를 형성하는 2단계를 통하여 형성할 수 있다. 상기 랜딩 패드 및 상기 매립 플러그는 각각 도핑된 폴리실리콘, 금속, 금속 실리사이드 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 또한 필요에 따라서는 상기 매립 플러그와 연결되는 추가 플러그를 더 형성할 수 있다.
반도체 기판(100) 상에는 층간절연층(200) 및 콘택 플러그(250)을 덮는 식각 저지막(300)이 형성될 수 있다. 식각 저지막(300)은 예를 들면, 질화물로 이루어질 수 있다.
식각 저지막(300) 상에는 몰드층(400)이 형성될 수 있다. 몰드층(400)은 예를 들면, 산화물로 이루어질 수 있으며, 수천 내지 수만Å의 두께를 가지도록 형성할 수 있다.
몰드층(400) 상에는 지지대층(500)이 형성될 수 있다. 지지대층(500)은 몰드층(400)에 대하여 식각 선택비가 다른 물질로 이루어질 수 있다. 예를 들면, 질화물로 이루어질 수 있으며, 수백 내지 수천Å의 두께를 가지도록 형성할 수 있다. 지지대층(500)은 몰드층(400) 상을 덮는 지지대 물질층(미도시)을 형성한 후, 상기 지지대 물질층에 대한 식각 공정을 수행하여, 띠(strip) 형상을 가지도록 형성할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 몰드층(400) 및 지지대층(500)을 관통하는 홀(450)을 형성하는 단계를 나타내는 단면도이다.
도 2를 참조하면, 하부 전극을 형성할 위치에 콘택 플러그(250)가 노출될 때까지 지지대층(500) 및 몰드층(400)을 식각하여, 지지대층(500) 및 몰드층(400)을 관통하는 복수의 홀(450)들을 형성한다. 복수의 홀(450)들은 반도체 기판(100)의 주면에 각각 수평한 제1 방향 및 상기 제1 방향과 다른 제2 방향을 따라서 열을 이루며 배열될 수 있다.
복수의 홀(450)들은 예를 들면, 각각 수십㎚의 직경을 가지고, 각각 수십㎚의 간격을 가지도록 형성되어, 종횡비(aspect ratio)가 수십 내지 수백 이상으로 커질 수 있다. 복수의 홀(450)을 형성하기 위하여 건식 식각 공정을 사용하는 경우, 홀의 입구 부분에 비하여 홀의 바닥 부분이 식각이 덜 진행될 수 있으며, 이에 따라 각 홀(450)들은 반도체 기판(100)으로부터 먼 부분의 직경이 반도체 기판(100)으로부터 가까운 부분의 직경에 비하여 클 수 있다. 반대로 말하면, 각 홀(450)들 사이의 간격은 반도체 기판(100)으로부터 먼 부분이 반도체 기판(100)으로부터 가까운 부분에 비하여 작을 수 있다.
도 3은 본 발명의 일 실시 예에 따른 하부 전극(600)을 형성하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 각 홀(450)들을 채우는 하부 전극(600)을 형성한다. 하부 전극(600)은, 각 홀(450)들을 채우도록 반도체 기판(100) 상에 도전성 물질(미도시)을 증착한 후, 에치백(etch-back) 공정 및/또는 화학적 기계적 연마(CMP) 공정을 통하여 각 홀(450) 내의 도전성 물질을 분리하여 형성할 수 있다.
하부 전극(600)은 예를 들면, 금속 또는 도전성 금속 질화막으로 이루어질 수 있다. 하부 전극(600)은 예를 들면, Ti, W, Ta, TiN, NbN, TaN 또는 WN 중 선택된 하나 이상의 도전성 물질로 이루어질 수 있다.
도 4는 본 발명의 일 실시 예에 따른 몰드층(400)을 제거하는 단계를 나타내는 단면도이다.
도 3 및 도 4를 함께 참조하면, 몰드층(400)을 제거하여, 기둥(pillar) 형상의 하부 전극(600)을 형성하며, 하부 전극(600) 주위에 빈 공간(460)이 형성된다. 몰드층(400)은 습식 식각 공정에 의하여 제거될 수 있다. 몰드층(400)은 예를 들면, LAL(Limulus amebocyte lysate) 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다.
몰드층(400)이 제거되면, 하부 전극(600)은 식각 저지막(300)에 의하여 하부가 고정되고, 지지대층(500)에 의하여 상부가 지지될 수 있다.
몰드층(400)이 제거되어 노출되는 하부 전극(600)의 부분 중 하부의 직경인 제1 직경(R1)과 상부의 직경인 제2 직경(R2)은 전술한 홀(450)의 깊이에 따른 직경에 따라서 결정될 수 있다. 몰드층(400)이 제거되어 노출되는 하부 전극(600)의 부분 중 최하부의 면적과 최상부의 면적은, 제1 및 제2 직경(R1, R2)에 비례하므로, 최하부의 면적과 최상부의 면적의 비율은 제1 직경(R1)과 제2 직경(R2)의 비율에 비례한다.
홀(450)의 깊이에 따른 직경이 다른 경우, 복수의 하부 전극(600) 들 중 서로 인접하는 하부 전극(600) 사이의 간격은 하부 전극(600)의 높이에 따라서 다를 수 있다. 즉, 몰드층(400)이 제거되어 노출되는 하부 전극(600)의 부분 중 하부에서 인접하는 다른 하부 전극(600)과의 간격인 제1 간격(D1)과 상부에서 인접하는 다른 하부 전극(600)과의 간격인 제2 간격(D2)은 홀(450)의 깊이에 따른 직경의 변화에 따라 달라질 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 하부 전극(600)의 일부분을 산화시키는 단계를 나타내는 단면도이다.
도 3 내지 도 5a를 참조하면, 몰드층(400)이 제거되어 노출되는 하부 전극(600)들 각각의 노출면으로부터 하부 전극(600)의 일부분을 산화시켜, 잔류된 하부 전극(600a) 상에 산화된 부분(610)을 형성한다. 하부 전극(600)이 예를 들어, Ti 또는 TiN으로 이루어진 경우, 산화된 부분(610)은 산화 티타늄으로 이루어질 수 있다.
산화된 부분(610)은 O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 형성할 수 있다. 예를 들면, 몰드층(400)을 제거한 후, 세정 공정 후 건조 과정에서, O3 O2, H2O 또는 대기(air)를 흘려주거나, O3 O2, H2O 또는 대기(air) 분위기를 형성하여, 하부 전극(600)의 일부분을 산화시킬 수 있다. 또는 몰드층(400)을 제거한 후 O3 또는 O2 플라즈마 분위기를 형성하여, 하부 전극(600)의 일부분을 산화시킬 수 있다.
하부 전극(600)이 큰 종횡비를 가지는 경우, 반도체 기판(100)으로부터 먼 하부 전극(600)의 부분들에 비하여, 반도체 기판(100)에 가까운 하부 전극(600)의 부분에는 O2, O3, H2O 등에 포함되어 하부 전극(600)의 일부분을 산화시키는데 사용될 수 있는 산소 원자가 적게 공급되도록 할 수 있다. 이 경우, 하부 전극(600) 중 반도체 기판(600)으로부터 먼 부분이 반도체 기판(600)으로부터 가까운 부분에 비하여 산화되는 부분이 많을 수 있다. 즉, 산화된 부분(610) 중 반도체 기판(600)으로부터 먼 부분은 반도체 기판(600)으로부터 가까운 부분에 비하여 산화되는 부분의 두께가 더 클 수 있다.
예를 들면, O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 노출시간을 조절하여, O3, O2, H2O(수증기) 또는 대기(air)의 흐름 속도를 조절하거나, O2 플라즈마, O3 플라즈마의 강도를 조절하여, 위치에 따른 산화된 부분(610)의 두께 차이를 조절할 수 있다.
또는 제1 직경(R1)과 제2 직경(R2)이 유사한 경우, 산화된 하부 전극(610)의 위치에 따른 두께 차이가 없거나 최소화할 수 있다.
도 5b는 본 발명의 일 실시 예의 변형에 따른 하부 전극(600)의 일부분을 산화시키는 단계를 나타내는 단면도이다.
도 4 및 도 5b를 참조하면, 몰드층(400)이 제거되어 노출되는 하부 전극(600)들 각각의 노출면 상에 희생 산화층(650)을 형성한다. 희생 산화층(650)을 형성하기 위한 산소 소스의 영향으로 하부 전극(600)의 일부분을 산화시켜, 잔류된 하부 전극(600a) 상에 산화된 부분(610)을 형성할 수 있다. 즉, 도 5a에 보인 산화된 부분(610)은 O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 별도로 형성할 수 있으나, 도 5b에 보이는 산화된 부분(610)은 희생 산화층(650)을 형성할 때 동시에 형성되도록 할 수 있다. 산화 희생 산화층(650)은 예를 들면, ZrO2, HfO2, SiO2, GeO2, Al2O3, TiO2, Ta2O5, Nb2O5, SrTiO3 또는 (Ba, Sr)TiO3로 이루어질 수 있다. 예를 들면, 희생 산화층(650)은 후술할 유전층과 동일한 물질로 이루어질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 하부 전극(600a) 상에 형성된 산화물들을 제거하는 단계를 나타내는 단면도이다.
도 5a 및 도 6을 참조하면, 산화된 부분(610)을 제거하여, 도전성인 하부 전극(600a) 부분만을 잔류시킨다. 산화된 부분(610)이 제거되어 빈 공간(460)은 확장될 수 있다. 산화된 부분(610)은 HF를 포함하는 식각 공정 또는 LAL 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다. 산화된 부분(610)이 반도체 기판(100)으로부터 먼 부분이 반도체 기판(100)으로부터 가까운 부분에 비하여 두께가 큰 경우, 도 4에 보인 하부 전극(600) 중 제거되는 두께는 반도체 기판(100)으로부터 먼 부분이 반도체 기판(100)으로부터 가까운 부분에 비하여 클 수 있다.
산화된 부분(610)을 제거하여 도전성인 하부 전극(600a) 부분만을 잔류시킨 후, 선택적으로 하부 전극(600a)에 NH3의 기체 분위기 또는 플라즈마 분위기를 형성하여, 잔류된 하부 전극(600)에 대한 질화 공정을 추가로 수행할 수 있다.
도 5b 및 도 6을 참조하면, 희생 산화층(650) 및 산화된 부분(610)을 제거하여, 도전성인 하부 전극(600a) 부분만을 잔류시킨다. 희생 산화층(650) 및 산화된 부분(610)은 HF를 포함하는 식각 공정 또는 LAL 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다.
도 4에 보인 하부 전극(600)의 하부의 직경인 제1 직경(R1)과 상부의 직경인 제2 직경(R2)을 도 6에 보인 하부 전극(600a)의 하부의 직경인 제3 직경(R3)과 상부의 직경인 제4 직경(R4)과 비교하면, 제3 직경(R3)은 제1 직경(R1)과 유사하거나 약간 감소한 반면에, 제4 직경(R4)은 제2 직경(R2)에 비하여 상대적으로 많이 감소함을 알 수 있다.
따라서 도 6에 보인 하부 전극(600a)은 반도체 기판(100)으로부터 가까운 부분에 대한 반도체 기판(100)으로부터 먼 부분의 면적 비율이 도 4에 보인 하부 전극(600)에 비하여 감소할 수 있다.
마찬가지로, 서로 인접하는 하부 전극(600a)의 부분 중 하부에서 인접하는 다른 하부 전극(600a)과의 간격인 제3 간격(D3)과 상부에서 인접하는 다른 하부 전극(600a)과의 간격인 제4 간격(D4)을 도 4에 보인 제1 간격(D1) 및 제2 간격(D2)과 비교하면, 제3 간격(D3)은 제1 간격(D1)과 유사하거나 약간 감소한 반면에, 제4 간격(D4)은 제2 간격(D2)에 비하여 상대적으로 많이 감소함을 알 수 있다. 즉, 서로 인접하는 하부 전극(600a) 사이의 간격이 반도체 기판(100)으로부터 먼 부분이 반도체 기판(100)으로부터 가까운 부분에 비하여 더 많이 증가함을 알 수 있다.
만일 도 5a 또는 도 5b에 보인 산화된 하부 전극(610)의 위치에 따른 두께 차이가 거의 없는 경우에는, 인접하는 하부 전극(600a) 사이의 간격은 높이와 무관하게 모두 증가할 수 있다.
또한 희생 산화층(650) 및 산화된 부분(610)을 제거하는 과정에서, 도 5a 또는 도 5b에 보인 지지대층(500)의 일부분도 함께 제거되어, 각 하부 전극(600a)들로부터 이격될수록 얇은 두께를 가지도록 잔류된 지지대층(500a)이 형성된다. 따라서 서로 인접하는 하부 전극(600a) 사이에서 노출되는 지지대층(500a)의 표면은 오목해질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 유전층(700)을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 하부 전극(600a)의 표면을 모두 덮도록 유전층(700)을 형성한다. 유전층(700)은 빈 공간(460)에 노출되는 모든 표면, 즉 하부 전극(600a), 지지대층(500a) 및 식각저지층(300) 상에도 형성될 수 있다. 유전층(700)은 예를 들면, ZrO2, HfO2, SiO2, GeO2, Al2O3, TiO2, Ta2O5, Nb2O5, SrTiO3 또는 (Ba, Sr)TiO3로 이루어질 수 있다. 유전층(700)은 예를 들면, 원자층 증착법(Atomic layer Deposition, ALD), 연속 유동 증착법(Sequential Flow Deposition, SFD)에 의하여 형성할 수 있다.
하부 전극(600a) 사이의 간격이 늘어나지 않은 경우, 인접한 하부 전극(600a) 사이에서 유전층(700)간의 거리는 매우 가까워질 수 있다. 예를 들어, 인접한 하부 전극(600a) 사이의 간격이 수십㎚ 또는 그 이하인 경우, 유전층(700)의 두께에 따라서 유전층(700)간의 간격은 수㎚ 이하일 수 있으며, 경우에 따라서 반 데 발스(Van der Waals) 힘에 의하여 유전층(700)이 형성된 하부 전극(600a)이 휘어지거나, 인접하는 하부 전극(600a)과 접촉할 수 있으며, 이러한 하부 전극(600a)의 변형은 반도체 소자의 불량을 야기할 수 있다. 그러나 도 5a 내지 도 6에서 보인 것과 같이 인접한 하부 전극(600a) 사이의 간격을 증가시키면 이러한 하부 전극(600a)의 변형을 방지할 수 있다.
지지대층(500a)의 하부에 유전층(700)이 형성된 부분(A)을 살펴보면, 지지대층(500a)이 하부 전극(600a) 사이에서 오목한 표면을 가지므로, 지지대층(500a) 및 그 주변에 형성되는 유전층(700)은 지지대층(500a)의 오목한 표면을 따라서 곡면을 가지고 형성될 수 있다. 따라서 지지대층(500a)의 하면에 형성된 유전층(700)의 부분과 지지대층(500a)의 양측에 인접한 하부 전극(600a) 상에 형성된 유전층(700)의 부분들이 거리를 확보하면서 형성될 수 있다. 이에 따라 지지대층(500a)의 하면에서 유전층(700) 간에 발생할 수 있는 반 데 발스 힘이 최소화될 수 있어, 하부 전극(600a)의 변형을 방지할 수 있다. 또한 지지대층(500a) 하부에 형성된 유전층(700) 부분은 노출면이 충분히 확보될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 상부 전극층(800)을 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 유전층(700)을 덮는 상부 전극층(800)을 형성한다. 상부 전극층(800)은 빈 공간(460)을 모두 채우도록 형성될 수 있다. 하부 전극층(800)은 예를 들면, 금속 또는 도전성 금속 질화막으로 이루어질 수 있다. 상부 전극층(800)은 예를 들면, Ti, W, Ta, TiN, NbN, TaN 또는 WN 중 선택된 하나 이상의 도전성 물질로 이루어질 수 있다.
이를 통하여, 복수의 하부 전극(600a), 각 하부 전극(600a)의 표면을 덮는 유전층(700) 및 유전층(700)을 덮는 상부 전극층(800)으로 이루어지는 복수의 캐패시터를 가지는 반도체 소자를 형성할 수 있다.
도 9 및 도 10은 본 발명의 일 실시 예의 다른 변형에 따른 반도체 소자를 제조하는 방법을 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예의 다른 변형에 따른 하부 전극(602)을 형성하는 단계를 나타내는 단면도이다. 도 9는 도 2 이후의 단계를 나타내는 단면도이다.
도 9를 참조하면, 반도체 기판(100) 상에 각 홀(450)의 내면을 덮는 하부 전극(602)을 형성한다. 도 3 및 도 9를 함께 참조하면, 도 3의 하부 전극(600)은 홀(450)을 채우도록 형성되나, 도 9의 하부 전극(602)은 홀(450)을 완전히 채우지 않으면서 홀(450)의 내면을 덮도록 상대적으로 얇게 형성될 수 있다. 하부 전극(602)은 반도체 기판(100) 상에 홀(450)을 완전히 채우지 않도록 도전성 물질(미도시)을 증착하고 홀(450)을 채우는 매립층(680)을 형성한 후 화학적 기계적 연마(CMP) 공정을 통하여 각 홀(450) 내의 도전성 물질을 분리하여 형성할 수 있다. 매립층(680)은 예를 들면, ACL(amorphous Carbon Layer)와 같이 탄소를 함유하는 물질로 이루어질 수 있다.
도 3에 보인 하부 전극(600)은 기둥 형상을 가지나 도 9에 보인 하부 전극(602)은 원통(cylindrical) 형상을 가질 수 있다.
도 10은 본 발명의 일 실시 예의 다른 변형에 따른 유전층(702) 및 상부 전극층(802)을 형성하는 단계를 나타내는 단면도이다.
도 9 및 도 10을 함께 참조하면, 하부 전극(602)을 형성한 후, 도 4 내지 도 7에 보인 것과 마찬가지로 하부 전극(602)의 일부분을 산화시킨 후 산화된 부분을 제거하여 잔류된 하부 전극(602a)을 형성한다. 이때, 하부 전극(602)의 외면의 일부분만을 산화시켜 제거하고자 하는 경우에는 매립층(680)을 그대로 잔류시킨 상태에서 도 4 내지 도 7에서 보인 것과 같은 과정을 진행하고, 하부 전극(602)의 외면 및 내면의 일부분을 모두 산화시켜 제거하고자 하는 경우에는 매립층(680)을 제거한 상태에서 도 4 내지 도 7에서 보인 것과 같은 과정을 진행할 수 있다.
도 11 내지 도 16은 본 발명의 다른 실시 예에 따른 반도체 소자를 제조하는 단계를 나타내는 단면도이다. 도 1 내지 도 10에서 설명되는 내용과 중복되는 내용은 생략될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 몰드층(400), 지지대층(500) 및 보조 몰드층(400a)을 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 반도체 기판(100) 상에 형성된 층간절연층(200)을 형성한 후, 층간절연층(200)을 관통하는 콘택 플러그(250)를 형성한다. 반도체 기판(100) 상에는 층간절연층(200) 및 콘택 플러그(250)을 덮는 식각 저지막(300)이 형성될 수 있다. 식각 저지막(300) 상에는 몰드층(400)이 형성될 수 있다. 몰드층(400) 상에는 지지대층(500)이 형성될 수 있다. 그 후 지지대층(500) 상에는 지지대층(500)을 덮는 보조 몰드층(400a)을 형성한다.
도 1 내지 도 10에서 보인 바와 같이, 몰드층(400)은 필라 형상 또는 원통 형상의 하부 전극을 형성하기 위한 희생층으로 사용된다. 보조 몰드층(400a) 또한 필라 형상 또는 원통 형상의 하부 전극을 형성하기 위한 희생층으로 사용되며, 하부 전극을 지지하기 위한 지지대층(500)을 하부 전극의 최상부가 아닌 부분에 형성하기 위해서 사용된다.
또한 지지대층(500)은 1개층만 형성된 것으로 도시되었으나, 같은 방법으로 추가적으로 보조 몰드층을 더 형성하여 2개 또는 그 이상의 개수의 층을 가지도록 형성할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 하부 전극(604)을 형성한 단계를 나타내는 단면도이다.
도 12를 참조하면, 몰드층(400), 지지대층(500) 및 보조 몰드층(400a)을 관통하는 복수의 홀(450a)들을 형성한 후, 복수의 홀(450a)들 내에 복수의 하부 전극(604)들을 형성할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 몰드층(400) 및 보조 몰드층(400a)을 제거하는 단계를 나타내는 단면도이다.
도 12 및 도 13을 함께 참조하면, 몰드층(400) 및 보조 몰드층(400a)을 제거하여, 기둥(pillar) 형상의 하부 전극(604)을 형성한다. 몰드층(400) 및 보조 몰드층(400a)은 습식 식각 공정에 의하여 제거될 수 있다.
도 3의 하부 전극(600)과 비교하면, 도 12의 하부 전극(604)은 지지대층(500) 상으로 돌출되는 형상을 가질 수 있다.
또한 도시하지는 않았으나, 도 9에 보인 하부 전극(602)과 같이 원통 형상의 하부 전극을 형성하는 것 또한 가능하다.
도 14는 본 발명의 다른 실시 예에 따른 하부 전극(604)의 일부분을 산화시키는 단계를 나타내는 단면도이다.
도 12 내지 도 14를 참조하면, 몰드층(400) 및 보조 몰드층(400a)이 제거되어 노출되는 하부 전극(604)들 각각의 노출면으로부터 하부 전극(604)의 일부분을 산화시켜, 잔류된 하부 전극(604a) 상에 산화된 부분(614a)을 형성한다.
산화된 부분(614a)은, 도 5a에 보인 것과 같이 O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 형성하거나, 도 5b에 보인 것과 같이 희생 산화층(650)을 이용하여 형성하는 것이 모두 가능하다.
도 15는 본 발명의 다른 실시 예에 따른 하부 전극(604a) 상에 형성된 산화된 부분(614a)을 제거하는 단계를 나타내는 단면도이다.
도 14 및 도 15를 참조하면, 산화된 부분(614)을 제거하여, 도전성인 하부 전극(604a) 부분만을 잔류시킨다. 따라서 도 15에 보인 하부 전극(604a)은 도 6에서 설명한 것과 마찬가지로, 반도체 기판(100)으로부터 가까운 부분에 대한 반도체 기판(100)으로부터 먼 부분의 면적 비율이 도 13에 보인 하부 전극(604)에 비하여 감소할 수 있다.
산화된 부분(614a)을 제거하는 과정에서, 지지대층(500)의 일부분도 함께 제거되어, 서로 인접하는 하부 전극(604a) 사이에서 노출되는 표면이 오목한 지지대층(500b)이 형성될 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 유전층(704) 및 상부 전극층(804)을 형성하는 단계를 나타내는 단면도이다.
도 16을 참조하면, 하부 전극(604a)의 표면을 모두 덮도록 유전층(704)을 형성한다. 그 후 유전층(704)을 덮는 상부 전극층(804)을 형성하여, 복수의 하부 전극(604a), 각 하부 전극(604a)의 표면을 덮는 유전층(704) 및 유전층(704)을 덮는 상부 전극층(804)으로 이루어지는 복수의 캐패시터를 가지는 반도체 소자를 형성할 수 있다.
도 17 내지 도 22는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 제조하는 단계를 나타내는 단면도이다. 도 1 내지 도 16과 중복되는 설명은 생략될 수 있다.
도 17은 도 3에 예시된 몰드층(400)을 상면으로부터 일부분만을 제거하는 단계를 나타내는 단면도이다. 구체적으로 도 17은 도 3 이후의 단계를 나타내는 단면도이다.
도 3 및 도 17를 함께 참조하면, 몰드층(400)을 상면으로부터 일부분만을 제거하여, 몰드층(400)의 일부분인 제1 잔류 몰드층(410)을 형성한다. 몰드층(400)의 일부분이 제거된 공간에 제1 빈공간(462)이 형성된다. 제1 잔류 몰드층(410)에 의하여 하부 전극(600)의 일부분이 노출될 수 있다. 몰드층(400)의 일부분은 습식 식각 공정에 의하여 제거될 수 있다. 몰드층(400)은 예를 들면, LAL 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다.
도 18은 본 발명의 또 다른 실시 예에 따른 하부 전극(600)의 일부분을 산화시키는 단계를 나타내는 단면도이다.
도 3, 도 17 및 도 18을 참조하면, 제1 잔류 몰드층(410)에 의하여 노출되는 하부 전극(600)들 각각의 노출면으로부터 하부 전극(600)들의 일부분을 산화시켜 잔류된 하부 전극(600b) 상에 제1 산화된 부분(610b)을 형성한다. 제1 산화된 부분(610b)은 O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 형성할 수 있다.
도 19는 본 발명의 또 다른 실시 예에 따른 제1 잔류 몰드층(410)을 상면으로부터 일부분만을 제거하는 단계를 나타내는 단면도이다.
도 18 및 도 19를 참고하면, 제1 잔류 몰드층(410)을 상면으로부터 일부분만을 제거하여, 제1 잔류 몰드층(410)의 일부분인 제2 잔류 몰드층(420)을 형성한다. 제1 잔류 몰드층(410)의 일부분이 제거된 공간이 더해져서 제1 빈공간(462)은 제2 빈공간(464)으로 확장된다. 제2 잔류 몰드층(420)에 의하여 하부 전극(600b)의 일부분이 노출될 수 있다. 제1 잔류 몰드층(410)의 일부분은 습식 식각 공정에 의하여 제거될 수 있다. 제1 잔류 몰드층(410)의 일부분은 예를 들면, LAL 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다.
제1 잔류 몰드층(410)의 일부분을 제거하면서, 동시에 제1 산화된 부분(610b)을 제거할 수 있다. 또한 제1 잔류 몰드층(410)의 일부분을 제거하면서, 동시에 지지대층(500)의 일부분도 함께 제거되어, 서로 인접하는 하부 전극(600b) 사이에서 노출되는 표면이 오목한 지지대층(502b)이 형성될 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 하부 전극(600b)의 일부분을 더 산화시키는 단계를 나타내는 단면도이다.
도 19 및 도 20을 참조하면, 제2 잔류 몰드층(420)에 의하여 노출되는 하부 전극(600b)들 각각의 노출면으로부터 하부 전극(600b)들의 일부분을 산화시켜 잔류된 하부 전극(600c) 상에 제2 산화된 부분(610c)을 형성한다. 제2 산화된 부분(610c)은 O2 플라즈마, O3 플라즈마, O3, O2, H2O(수증기) 분위기 또는 대기(air) 분위기에서 형성할 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 제2 잔류 몰드층(420)을 제거하는 단계를 나타내는 단면도이다.
도 20 및 도 21을 참조하면, 제2 잔류 몰드층(420)을 모두 제거한다. 제2 잔류 몰드층(420)이 제거된 공간이 더해져서 제2 빈공간(464)은 제3 빈공간(466)으로 확장된다. 제2 잔류 몰드층(420)은 습식 식각 공정에 의하여 제거될 수 있다. 제2 잔류 몰드층(420)은 예를 들면, LAL 리프트-오프(lift-off) 공정에 의하여 제거될 수 있다.
제2 잔류 몰드층(420)을 제거하면서, 동시에 제2 산화된 부분(610c)을 제거할 수 있다. 또한 제2 잔류 몰드층(420)의 일부분을 제거하면서, 동시에 지지대층(502b)의 일부분도 함께 제거되어, 서로 인접하는 하부 전극(600c) 사이에서 노출되는 표면이 더 오목한 지지대층(502c)이 형성될 수 있다.
도 17 내지 도 21을 함께 참조하면, 하부 전극(600c)은 제1 산화된 부분(610b) 및 제2 산화된 부분(610c)이 제거되어 형성될 수 있다. 즉, 도 17에 보인 하부 전극(600) 중 상측 부분은 제1 산화된 부분(610b) 및 제2 산화된 부분(610c)이 모두 제거되고, 하부 전극(600)의 중간 부분은 제2 산화된 부분(610c)이 제거되고, 하부 전극(600)의 하측 부분은 원 상태로 잔류된다. 따라서 하부 전극(600)의 상측 부분이 하측 부분에 비하여 상대적으로 직경이 클 경우, 하부 전극(600)의 하측 부분에서부터 상측 부분으로 갈수록 상대적으로 더 많은 부분을 제거하여, 하부 전극(600)의 하측과 상측의 면적 비율이 감소된 하부 전극(600c)을 형성할 수 있다.
즉, 도 3에 보인 몰드층(400)을 상면으로부터 일부분씩 3회의 부분 제거 단계를 거쳐서 제거할 수 있으며, 3회의 부분 제거 단계들 각각의 사이에 하부 전극(600, 600b) 각각의 노출된 면으로부터 하부 전극(600, 600b)들의 일부분을 제거하여, 하부 전극(600c)을 형성할 수 있다. 또한 몰드층(400)을 3회에 걸쳐서 부분 제거하는 것으로 도시하였으나 이에 한정되지 않고, 몰드층(400)을 복수회에 걸쳐서 제거하고, 복수회의 부분 제거 단계들 사이에서 하부 전극(600, 600b)들의 일부분을 제거하는 것 또한 가능하다.
도 22는 본 발명의 또 다른 실시 예에 따른 유전층(706) 및 상부 전극층(806)을 형성하는 단계를 나타내는 단면도이다.
도 22를 참조하면, 하부 전극(600c)의 표면을 모두 덮도록 유전층(706)을 형성한다. 그 후 유전층(706)을 덮는 상부 전극층(806)을 형성하여, 복수의 하부 전극(600c), 각 하부 전극(600c)의 표면을 덮는 유전층(706) 및 유전층(706)을 덮는 상부 전극층(806)으로 이루어지는 복수의 캐패시터를 가지는 반도체 소자를 형성할 수 있다.
도 23 내지 도 27은 본 발명의 또 다른 실시 예의 변형에 따른 반도체 소자를 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 23은 도 17 이후의 단계를 나타내는 단면도이다. 또한 도 23 내지 도 27은 도 18 내지 도 22와 각각 대응되는 단계를 나타내는 단면도이다.
도 23 내지 도 27을 참조하면, 제1 산화된 부분(610d) 및 제2 산화된 부분(610e)이 반도체 기판(100)으로부터의 떨어진 정도와 상관없이 거의 동일한 두께로 형성될 수 있다. 따라서, 하부 전극(600d, 600e)도 제1 산화된 부분(610d) 및 제2 산화된 부분(610e)이 제거된 회수만큼의 단차 부분을 가질 수 있다.
즉, 도 27을 참조하면, 하부 전극(600e)는 2 부분의 단추 부분을 가지는 3단 형상을 가지고 있으며, 이는 도 3에 보인 몰드층(400)을 3회에 걸쳐서 분할하여 제거했고, 2번의 산화 및 산화된 부분의 제거가 이루어졌다는 것을 알 수 있다.

Claims (10)

  1. 몰드층 및 상기 몰드층 상에 배치되는 지지대층을 가지는 반도체 기판을 준비하는 단계;
    상기 몰드층 및 상기 지지대층을 관통하는 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들 내에 복수의 하부 전극들을 형성하는 단계;
    상기 몰드층의 적어도 일부를 제거하여, 상기 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계;
    상기 복수의 하부 전극들의 노출면으로부터 상기 복수의 하부 전극들의 일부분을 제거하는 단계; 및
    상기 복수의 하부 전극들 상에 유전층 및 상부 전극층을 순차적으로 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 복수의 하부 전극들 각각의 노출면으로부터 상기 복수의 하부 전극들의 일부분을 산화시키는 단계; 및
    산화된 상기 복수의 하부 전극들의 일부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 산화시키는 단계는,
    상기 복수의 하부 전극들 각각의 노출면 상에 희생 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 복수의 하부 전극들의 적어도 일부분을 노출시키는 단계는,
    상기 몰드층을 상면으로부터 일부분만을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 몰드층의 잔류하는 부분 중 적어도 일부분을 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 지지대층 중 노출된 부분의 일부를 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 지지대층이 상기 복수의 하부 전극들 각각으로부터 이격될수록 얇은 두께를 가지도록, 상기 지지대층의 노출된 부분의 일부를 함께 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 하부 전극 중 상기 반도체 기판으로부터 먼 부분이 상기 반도체 기판으로부터 가까운 부분에 비하여 노출면으로부터 제거되는 두께가 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 복수의 하부 전극들의 일부분을 제거하는 단계는,
    상기 복수의 하부 전극들 중 서로 인접하는 하부 전극 사이의 간격이,
    상기 반도체 기판으로부터 먼 부분이 상기 반도체 기판으로부터 가까운 부분에 비하여 더 많이 증가하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 몰드층 및 상기 몰드층 상에 배치되는 지지대층을 가지는 반도체 기판을 준비하는 단계;
    상기 몰드층, 상기 지지대층을 관통하는 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들 내에 복수의 하부 전극들을 형성하는 단계;
    상기 복수의 하부 전극들이 노출되도록, 상기 몰드층을 제거하는 단계; 및
    상기 복수의 하부 전극들 상에 유전층 및 상부 전극층을 순차적으로 형성하는 단계;를 포함하되,
    상기 몰드층을 제거하는 단계는,
    상기 몰드층을 상기 몰드층의 상면으로부터 일부분씩 복수 회의 부분 제거 단계를 거쳐서 제거하며,
    상기 복수 회의 부분 제거 단계들 각각의 사이에,
    상기 복수의 하부 전극들 각각의 노출된 면으로부터 상기 복수의 하부 전극들의 일부분을 산화시키는 단계; 및 산화된 상기 복수의 하부 전극들의 일부분을 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
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