KR100772723B1 - 캐패시터 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 이웃한 셀의 하부전극영역을 두 셀이 같이 공유하면서도 두 셀의 스토리지노드를 분리시켜 동작시킬 수 있는 반도체소자의 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터는 인접한 두 개의 셀영역이 정의된 반도체기판, 상기 반도체기판의 두 셀영역에 각각 형성된 제1 및 제2스토리지노드콘택플러그, 상기 제1스토리지노드콘택플러그에 연결되고 상기 제2스토리지노드콘택플러그가 형성된 셀영역측으로 일부가 확장되어 외부 실린더를 이루는 제1하부전극, 상기 제1하부전극의 내부에 위치하면서 일부가 상기 제1스토리지노드콘택플러그가 형성된 셀영역측으로 확장되고, 상기 제2스토리지노드콘택플러그에 연결되어 내부 실린더를 이루는 제2하부전극, 상기 제1하부전극과 상기 제2하부전극을 공통으로 덮는 유전막, 및 상기 유전막 상의 상부전극을 포함하고, 이와 같은 본 발명은 한 셀의 하부전극 영역과 이웃 셀의 하부전극 영역을 두 셀이 같이 사용할 수 있도록 하므로써 한 셀에 속한 스토리지노드를 사용하여 형성하는 캐패시터보다 20%∼60%의 면적증가를 얻을 수 있어 소자의 미세화에도 원하는 축전용량을 확보할 수 있는 효과가 있다.

캐패시터, 하부전극영역, 실린더

Description

캐패시터 및 그의 제조 방법{CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}

도 1a는 종래기술에 따른 반도체소자의 캐패시터의 구조를 도시한 레이아웃도,

도 1b는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 레이아웃 공정단면도,

도 3a 내지 도 3i는 도 2a 내지 도 2d의 Ⅱ-Ⅱ'선에 따른 공정 단면도,

도 4는 본 발명의 실시예에 따른 제1,2하부전극의 평면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 게이트라인

23 : 랜딩플러그콘택 24 : 제1층간절연막

25: 비트라인 26 : 보호질화막

27 : 제2층간절연막 28 : 식각배리어질화막

29a : 제1스토리지노드콘택플러그 29b : 제2스토리지노드콘택플러그

31 : 스토리지노드마스크 32 : 하부전극영역

33a : 제1하부전극 37 : 제2하부전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 캐패시터 및 그의 제조 방법에 관한 것이다.

일반적으로 DRAM 제조 공정시, 캐패시터를 형성할 때, 한 셀에 속한 스토리지노드 형성 면적, 즉 8F2의 셀에서 스토리지노드가 형성되는 영역은 3F2가 된다.

도 1a는 종래기술에 따른 반도체소자의 캐패시터의 구조를 도시한 레이아웃도이고, 도 1b는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다.

도 1a 및 도 1b를 참조하면, 소자분리공정에 의해 활성영역들(11a, 11b)이 정의된 반도체기판(11) 상부에 게이트라인(12)을 형성한 후, 게이트라인(12) 사이에 랜딩플러그콘택(13)을 형성한다.

이어서, 랜딩플러그콘택(13) 상부에 제1층간절연막(14)을 형성한 후, 제1층간절연막(14) 상에 비트라인(15)을 형성하고, 비트라인(15)을 포함한 전면에 비트라인(25)을 보호하는 보호질화막(16)을 형성한다.

이어서, 보호질화막(16) 상에 비트라인(15) 사이를 갭필할 때까지 제2층간절연막(17)을 형성한 후, 식각배리어질화막(18)을 형성한다.

다음으로, 캐패시터의 스토리지노드콘택 형성을 위해 스토리지노드콘택을 정 의한 후 식각하여 랜딩플러그콘택(13) 상부를 개방시킨 후, 폴리실리콘을 매립하고 에치백 또는 CMP를 진행하여 스토리지노드콘택플러그(19a, 19b)를 형성한다.

이어서, 몰드산화막(20)을 형성한 후, 몰드산화막(20)을 식각하여 스토리지노드콘택플러그(19a, 19b)를 각각 노출시키는 스토리지노드형성영역을 개방시킨다.

이어서, 각 스토리지노드형성영역 내부에 실린더 형태의 하부전극(20a, 20b)을 형성한다.

그러나, 디자인룰이 계속 쉬링크(Shrink)되면서, 즉 F가 작아지면서 캐패시터의 면적 역시 작아지게 되고, 어느 한계가 되면 형성할 수 있는 바닥 면적이 작아져서 구조 형성 자체가 어려워질뿐만 아니라, 작은 면적에 원하는 축전용량을 확보하기 위해서 유전막의 두께가 극단적으로 얇아져야 하는 문제가 발생한다.

실린더형의 캐패시터를 형성할 경우를 예로 들면, 디자인룰이 40nm일 경우, 실린더형 캐패시터의 장축과 단축이 각각 3F, 1F가 되고, 따라서 단축이 40nm, 장축이 120nm가 되는 실린더가 되는데, 하부전극의 두께 20nm만 고려하더라도 실린더의 형성이 어려워지는 결과를 초래한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이웃한 셀의 하부전극영역을 두 셀이 같이 공유하면서도 두 셀의 하부전극을 분리시켜 동작시킬 수 있는 반도체소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터는 인접한 두 개의 셀영역이 정의된 반도체기판, 상기 반도체기판의 두 셀영역에 각각 형성된 제1 및 제2스토리지노드콘택플러그, 상기 제1스토리지노드콘택플러그에 연결되고 상기 제2스토리지노드콘택플러그가 형성된 셀영역측으로 일부가 확장되어 외부 실린더를 이루는 제1하부전극, 상기 제1하부전극의 내부에 위치하면서 일부가 상기 제1스토리지노드콘택플러그가 형성된 셀영역측으로 확장되고, 상기 제2스토리지노드콘택플러그에 연결되어 내부 실린더를 이루는 제2하부전극, 상기 제1하부전극과 상기 제2하부전극을 공통으로 덮는 유전막, 및 상기 유전막 상의 상부전극을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 캐패시터의 제조 방법은 반도체기판 상부에 인접한 두 셀의 하부전극 영역을 동시에 오픈시키는 단계, 상기 하부전극 영역 내에 두 셀 중 어느 하나의 셀에 해당하는 외부 실린더형상의 제1하부전극과 상기 제1하부전극의 내부에 위치하며 상기 두 셀 중 나머지 셀에 해당하는 내부 실린더 형상의 제2하부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 하부전극영역을 오픈시키는 단계는 상기 반도체기판 상부에 상기 인접한 두 셀 각각의 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그를 포함한 전면에 몰드절연막을 형성하는 단계, 및 상기 몰드절연막을 선택적으로 식각하여 상기 두 셀의 스토리지노드콘택플러그를 동시에 오픈시키는 실린더 형태의 하부전극영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 레이아웃 공정단면도이고, 도 3a 내지 도 3h는 도 2a 내지 도 2d의 Ⅱ-Ⅱ'선에 따른 공정 단면도이다.

도 2a 및 도 3a에 도시된 바와 같이, 소자분리공정에 의해 활성영역들(101, 102, 103)이 정의된 반도체기판(21) 상부에 게이트라인(22)을 형성한 후, 게이트라인(22) 사이에 랜딩플러그콘택(23)을 형성한다. 이때, 게이트라인(22)은 단면도 상에서는 도시되지 않지만, 레이아웃 도면 상에서는 활성영역들(101, 102, 103)과 교차하는 방향으로 형성되고 있다. 이하, 활성영역들 중 도면부호 '101'은 제1활성영역(101), 도면부호 '102'는 제2활성영역(102)이라 약칭하기로 한다.

이어서, 랜딩플러그콘택(23) 상부에 제1층간절연막(24)을 형성한 후, 제1층간절연막(24) 상에 비트라인(25)을 형성하고, 비트라인(25)을 포함한 전면에 비트라인(25)을 보호하는 보호질화막(26)을 형성한다.

이어서, 보호질화막(26) 상에 비트라인(25) 사이를 갭필할 때까지 제2층간절연막(27)을 형성한 후, CMP 공정을 진행하여 평탄화시킨다.

다음으로, 몰드산화막(Mold oxide) 식각시 식각스톱퍼 역할과 실린더 구조 형성을 위한 몰드 산화막을 습식식각으로 제거할 경우 습식식각의 배리어로 역할을 하는 식각배리어질화막(28)을 형성한다.

다음으로, 캐패시터의 스토리지노드콘택 형성을 위해 스토리지노드콘택을 정의한 후 식각하여 랜딩플러그콘택(23) 상부를 개방시킨 후, 폴리실리콘을 매립하고 에치백 또는 CMP를 진행하여 스토리지노드콘택플러그(29a, 29b)를 형성한다.

여기서, 스토리지노드콘택플러그(29a, 29b) 중에서 하나(29a)는 제1활성영역(101)에 형성되는 스토리지노드콘택플러그(29a)이고, 다른 하나(29b)는 제1활성영역(101)에 이웃하는 제2활성영역(102)에 형성되는 스토리지노드콘택플러그(29b)이다. 즉, 스토리지노드콘택플러그(29a, 29b)는 비트라인(25)을 사이에 두고 이웃하여 형성된다.

이하, 설명의 편의상 제1활성영역(101)에 형성되는 스토리지노드콘택플러그(29a)를 제1스토리지노드콘택플러그(29a)라 약칭하고, 제2활성영역(102)에 형성되는 스토리지노드콘택플러그(29b)를 제2스토리지노드콘택플러그(29b)라 약칭하기로 한다.

도 2b 및 도 3b에 도시된 바와 같이, 제1 및 제2스토리지노드콘택플러그(29a, 29b)를 포함한 식각배리어질화막(28) 상에 몰드산화막(30)을 원하는 캐패시턴스 확보를 위한 높이로 형성한다.

이어서, 하부전극영역을 정의하기 위한 스토리지노드마스크(31)를 이웃한 셀의 하부전극영역을 공유하도록 정의한다.

즉, 제1스토리지노드콘택플러그(29a)와 제2스토리지노드콘택플러그(29b)를 동시에 노출시키는 개구(opening)를 갖는 스토리지노드마스크(31)를 형성한다.

이어서, 스토리지노드노드마스크(31)를 식각배리어로 몰드산화막(30)을 식각하여 제1 및 제2스토리지노드콘택플러그(29a, 29b)가 동시에 오픈되는 공통 하부전극영역(32)을 형성한다. 따라서, 공통 하부전극영역(32)은 제1스토리지노드콘택플러그(29a)에 연결될 제1하부전극영역(32a)과 제2스토리지노드콘택플러그(29b)에 연결될 제2하부전극영역(32b)이 동시에 오픈된 것이다. 다시 말하면, 임의의 한 셀에 포함되는 하부전극영역과 임의의 셀과 이웃하는 셀에 포함되는 하부전극영역을 공통으로 오픈시키는 공통 하부전극영역(32)을 오픈시킨다.

도 2c 및 도 3c에 도시된 바와 같이, 스토리지노드마스크(31)를 제거한다.

이어서, 공통 하부전극영역(32)을 포함한 전면에 1차 하부전극도전막(33)을 증착한 후, 1차 하부전극도전막(33) 상에 1차 CVD 산화막(34)을 증착한다. 여기서, 1차 하부전극 도전막(33)은 50nm∼300nm의 두께이고, 후속 2차 하부전극도전막(37)과 동일 물질의 전극이거나 서로 다른 물질의 전극이며, 예를 들어, TiN, WN, Ru, RuO, RuTiN 또는 Pt 중에서 선택된다. 그리고, 1차 CVD 산화막(34)은 TEOS 베이스 도는 SiH₄ 베이스 가스를 소스로 사용하는 CVD 방법으로 증착한다.

이어서, 1차 CVD 산화막(34) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부전극의 스토리지노드간 분리를 위해 라인형의 스토리지노드분리마스크(35)를 형성한다. 예컨대, 스토리지노드분리마스크(35)에 의해 오픈되는 부분은 제2스토리지노드콘택플러그(29b)가 형성된 임의의 셀이고, 제1스토리지노드콘택플러그(29a)가 형성된 이웃하는 셀은 스토리지노드분리마스크(35)에 의해 덮힌다.

그리고, 스토리지노드분리마스크(35)는 라인 형태로서 셀의 활성영역을 포함하고 비트라인과 평행하게 배치된다.

도 3d에 도시된 바와 같이, 스토리지노드분리마스크(35)를 식각 배리어로 하여 1차 CVD 산화막(34)과 1차 하부전극도전막(33)을 식각한다. 이렇게 되면 제1스토리지노드콘택플러그(29a)에는 제1하부전극(33a)이 연결되고, 제2스토리지노드콘택플러그(29b)에는 하부전극 도전막이 연결되지 않으며, 제2하부전극영역(32b)의 일측 측벽에만 제1하부전극(33a)이 잔류한다. 즉, 공통 하부전극영역(32) 중에서 제2하부전극영역(32b)에는 제2하부전극영역(32b)의 바닥지역은 오픈시키면서 측벽에만 접촉하는 형태로 제1하부전극(33a)이 남는다.

도 3e에 도시된 바와 같이, 스토리지노드분리마스크(35)를 스트립한 후, 전면에 2차 CVD 산화막(36)을 형성한다. 이때, 2차 CVD 산화막(36)은 TEOS 베이스 도는 SiH₄ 베이스 가스를 소스로 사용하는 CVD 방법으로 증착한다.

이어서, 에치백을 통해 증착된 2차 CVD 산화막(36)을 식각하여 제2스토리지노드콘택플러그(29b)의 상부를 개방시킨다. 이러한 에치백을 통해 2차 CVD 산화막(36)은 제1하부전극(33a)의 측벽에 스페이서 형태로 잔류하면서 제2스토리지노드콘택플러그(29b) 측의 제1하부전극(33a)의 측벽에도 스페이서 형태로 잔류한다. 결국, 2차 CVD 산화막의 에치백을 통해 제2스토리지노드콘택플러그(29b)의 표면을 개방시킨다.

도 3f에 도시된 바와 같이, 전면에 2차 하부전극 도전막(37)을 증착한다. 이 때, 2차 하부전극 도전막(37)은 50nm∼300nm의 두께이고, 1차 하부전극도전막(33a)과 동일 물질의 전극이거나 서로 다른 물질의 전극이며, 예를 들어, TiN, WN, Ru, RuO, RuTiN 또는 Pt 중에서 선택된다.

도 3g에 도시된 바와 같이, 2차 하부전극 도전막(37)에 대해 에치백을 진행하여 이웃한 하부전극간 분리를 진행한다. 이때, 실린더 형상의 하부전극영역 내부에 감광막(도시 생략)을 형성한 상태에서 몰드산화막(30) 표면의 제1하부전극(33a)과 2차 하부전극도전막(37)을 제거하므로써 이웃한 하부전극간을 분리시킨다.

위와 같은 2차 하부전극 도전막(37)의 에치백후에 제1스토리지노드콘택플러그(29a) 상에는 제1하부전극(33a)이 연결되고, 제2스토리지노드콘택플러그(29b) 상에는 제2하부전극(37a)이 연결된다.

그리고, 제1스토리지노드콘택플러그(29a)에 연결되는 제1하부전극(33a)은 실린더 구조를 이루며, 2차 CVD 산화막(36)에 의해 제2하부전극(37a)과 접촉하지 않는다.

도 3h 및 도 2d에 도시된 바와 같이, 습식식각을 통해 1차 및 2차 CVD 산화막(34, 36)을 제거하므로써 제1활성영역(101)에 속한 셀과 제2활성영역(102)에 속한 셀의 하부전극영역에 각각의 실린더형 하부전극이 형성된다. 이때, 몰드산화막(30)도 동시에 제거된다.

즉, 제1스토리지노드콘택플러그(29a) 상에는 제1하부전극(33a)으로 이루어진 실린더형 하부전극이 형성되고, 제2스토리지노드콘택플러그(29b) 상에는 제2하부전극(37)으로 이루어진 실린더형 하부전극이 형성된다.

도 3i에 도시된 바와 같이, 후속 공정으로 유전막(38) 및 상부전극(39)을 형성한다. 이때, 유전막(38)과 상부전극(39)은 두 셀에 공통으로 형성된다. 여기서, 유전막(38)은 Al₂O₃, HfO₂, ZrO₂, SrTiO₃, TiO₂ 또는 Ta₂O₅ 중에서 선택되며, 상부전극(39)은 TiN, WN, Ru, RuO, RuTiN 또는 Pt 중에서 선택된다.

도 4는 본 발명의 실시예에 따른 제1,2하부전극의 평면도이다.

도 4를 참조하면, 본 발명의 캐패시터는 제1스토리지노드콘택플러그(29a)에 실린더 형상의 제1하부전극(33a)이 연결되고, 제2스토리지노드콘택플러그(29b)에 실린더 형상의 제2하부전극(37a)이 연결된다. 자세히 살펴보면, 제1하부전극(33a)의 바닥지역(X)은 제1스토리지노드콘택플러그(29a)에 연결되고 제1,2스토리지노드콘택플러그(29a, 29b) 상부를 덮으면서 외부 실린더를 이루고, 제2하부전극(37a)은 제1하부전극(33a)의 내부에 위치하며 자신의 바닥지역(Y)이 제2스토리지노드콘택플러그(29b)에 연결되어 내부 실린더를 이룬다. 즉, 제1하부전극(33a)은 제1스토리지노드콘택플러그(29a)에 연결되고 제2스토리지노드콘택플러그(29b)가 형성된 셀영역측으로 일부가 확장되어 외부 실린더를 이루며, 제2하부전극(37a)은 제1하부전극(33a)의 내부에 위치하면서 일부가 제1스토리지노드콘택플러그(29a)가 형성된 셀영역측으로 확장되고, 제2스토리지노드콘택플러그(29b)에 연결되어 내부 실린더를 이룬다.

그리고, 제1하부전극(33a)은 제1스토리지노드콘택플러그(29a)에 연결되면서 제2하부전극(37)이 형성될 공간을 제공하는 바닥지역(X)과 바닥지역(X)에 연결되는 실린더 형상의 측벽으로 구성된다. 그리고, 제2하부전극(37a)은 제2스토리지노드콘택플러그(29b)에 연결되는 바닥지역(Y)과 바닥지역(Y)에 연결되는 실린더 형상의 측벽으로 구성된다.

결국, 두개의 실린더가 바깥쪽과 그 안쪽에 이중으로 형성되며, 두 실린더는 이웃한 하부전극 영역을 공유하지만, 서로 분리되어 있어서 회로 동작상 문제를 일으키지 않는다. 또한, 종래의 하부전극 영역이 3F2에서 4F2∼9F2로 늘어날뿐 아니라, 하부전극을 정의하는 리소그래피 공정에서도 이득이 있다.

그리고, 제1하부전극(33a)과 제2하부전극(37a)의 형태가 달라 면적차이가 발생하게 되나, 일정 목표값 이상, 즉 25fF 이상의 유전용량을 만족할 수 있는 제2하부전극(37a)을 기준으로 몰드산화막(30)의 높이를 조정하면 이는 해결된다. 또한 다른 방법으로, 제1하부전극(33a)과 제2하부전극(37a)의 물질을 달리하여 증착해도 해결된다. 예를 들어, 제1하부전극(33a)은 TiN전극을 사용하고 제2하부전극(37a)은 Ru 전극을 사용하므로써 동일한 유전막을 증착함에 있어서도 Ru 전극 상에서는 더 낮은 유효산화막두께(Tox)를 가지므로 결국 유전용량이 증가되어 면적 차이에 의한 용량 차이를 상쇄시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 한 셀의 하부전극 형성영역과 이웃 셀의 하부전극 형성영역을 두 셀이 같이 사용할 수 있도록 하므로써 한 셀에 속한 하부전극을 사용하여 형성하는 캐패시터보다 20%∼60%의 면적증가를 얻을 수 있어 소자의 미세화에도 원하는 축전용량을 확보할 수 있는 효과가 있다.

Claims (15)

1. 인접한 두 개의 셀영역이 정의된 반도체기판;

   상기 반도체기판의 두 셀영역에 각각 형성된 제1 및 제2스토리지노드콘택플러그;

   상기 제1스토리지노드콘택플러그에 연결되고 상기 제2스토리지노드콘택플러그가 형성된 셀영역측으로 일부가 확장되어 외부 실린더를 이루는 제1하부전극;

   상기 제1하부전극의 내부에 위치하면서 일부가 상기 제1스토리지노드콘택플러그가 형성된 셀영역측으로 확장되고, 상기 제2스토리지노드콘택플러그에 연결되어 내부 실린더를 이루는 제2하부전극;

   상기 제1하부전극과 상기 제2하부전극을 공통으로 덮는 유전막; 및

   상기 유전막 상의 상부전극

   을 포함하는 캐패시터.
2. 제1항에 있어서,

   상기 제1하부전극은,

   상기 제1스토리지노드콘택플러그에 연결되면서 상기 제2하부전극이 형성될 공간을 제공하는 바닥영역; 및

   상기 바닥영역에 연결되는 실린더 형상의 측벽

   을 포함하는 것을 특징으로 하는 캐패시터.
3. 제2항에 있어서,

   상기 제2하부전극은,

   상기 제2스토리지노드콘택플러그에 연결되는 바닥영역; 및

   상기 바닥영역에 연결되는 실린더 형상의 측벽

   을 포함하는 것을 특징으로 하는 캐패시터.
4. 제3항에 있어서,

   상기 제2하부전극의 측벽과 상기 제1하부전극의 측벽은 소정 간격을 두고 배치되는 것을 특징으로 하는 캐패시터.
5. 제1항에 있어서,

   상기 제1하부전극과 상기 제2하부전극은 각각,

   50nm∼300nm의 두께인 것을 특징으로 하는 캐패시터.
6. 제1항에 있어서,

   상기 제1하부전극과 상기 제2하부전극은,

   동일 물질의 전극 또는 서로 다른 물질의 전극인 것을 특징으로 하는 캐패시터.
7. 제6항에 있어서,

   상기 제1하부전극과 상기 제2하부전극은,

   TiN, WN, Ru, RuO, RuTiN 또는 Pt 중에서 선택되는 동일 물질의 전극인 것을을 특징으로 하는 캐패시터.
8. 제6항에 있어서,

   상기 제1하부전극은 TiN이고, 상기 제2하부전극은 Ru인 것을 특징으로 하는 캐패시터.
9. 반도체기판 상부에 인접한 두 셀의 하부전극 영역을 동시에 오픈시키는 단계;

   상기 하부전극 영역 내에 상기 두 셀 중 어느 하나의 셀에 해당하는 외부 실린더형상의 제1하부전극과 상기 제1하부전극의 내부에 위치하며 상기 두 셀 중 나머지 셀에 해당하는 내부 실린더 형상의 제2하부전극을 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
10. 제9항에 있어서,

    상기 하부전극영역을 오픈시키는 단계는,

    상기 반도체기판 상부에 상기 인접한 두 셀 각각의 스토리지노드콘택플러그를 형성하는 단계;

    상기 스토리지노드콘택플러그를 포함한 전면에 몰드절연막을 형성하는 단계; 및

    상기 몰드절연막을 선택적으로 식각하여 상기 두 셀의 스토리지노드콘택플러그를 동시에 오픈시키는 실린더 형태의 하부전극영역을 형성하는 단계

    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
11. 제10항에 있어서,

    상기 제1하부전극과 제2하부전극을 형성하는 단계는,

    상기 하부전극영역을 포함한 몰드절연막 상에 제1하부전극용 도전막과 제1산화막을 차례로 형성하는 단계;

    상기 제1산화막과 제1하부전극용 도전막을 선택적으로 제거하여 상기 셀 중 어느 하나의 셀의 스토리지노드콘택플러그를 오픈시키는 단계;

    상기 오픈된 스토리지노드콘택플러그를 포함한 전면에 제2산화막을 형성하는 단계;

    상기 제2산화막을 선택적으로 식각하여 스페이서 형태로 잔류시키는 단계

    상기 제2산화막을 포함한 전면에 제2하부전극용 도전막을 형성하는 단계;

    상기 몰드절연막의 표면이 드러날때까지 하부전극 분리 공정을 진행하여 서로 분리되는 상기 제1하부전극과 제2하부전극을 형성하는 단계; 및

    상기 제1, 제2산화막 및 몰드절연막을 제거하는 단계

    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
12. 제9항에 있어서,

    상기 제1하부전극과 상기 제2하부전극은 각각,

    50nm∼300nm의 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
13. 제9항에 있어서,

    상기 제1하부전극과 상기 제2하부전극은,

    동일 물질의 전극 또는 서로 다른 물질의 전극으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
14. 제13항에 있어서,

    상기 제1하부전극과 상기 제2하부전극은,

    TiN, WN, Ru, RuO, RuTiN 또는 Pt 중에서 선택되는 동일 물질의전극으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
15. 제13항에 있어서,

    상기 제1하부전극은 TiN으로 형성하고, 상기 제2하부전극은 Ru으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.

Images