KR20070013078A - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 하부전극 분리 공정시 하부전극의 탑부분에 날카로운 첨점이 형성되는 것을 방지할 수 있는 캐패시터의 제조방법에 관한 것으로, 캐패시터 하부전극 형성을 위한 도전막 증착 후, 첨점방지막을 더 형성하여 이후 하부전극 분리공정시 도전막의 탑부분에서 첨점이 발생되는 것을 방지하는 것을 특징으로 한다.
따라서, 캐패시터 하부전극의 두께를 균일하게 유지할 수 있으며, 후속 유전막 및 상부전극 증착시 균일한 두께를 얻을 수 있어, 캐패시터의 누설전류를 방지할 수 있는 효과가 있다.
캐패시터, 식각방지, 하부전극, 전면식각, 감광막, 첨점방지탭
Description
도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도2a 내지 도2f는 본 발명의 바람직한 실시예에따른 캐패시터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 층간절연막
43 : 스토리지노드콘택홀 44 : 스토리지노드콘택플러그
45 : 식각배리어막 46 : 캐패시터 형성용 희생절연막
47 : 오픈부 48a : 하부전극
49 : 감광막 50a : 첨점방지탭
51 : 유전막 52 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 높은 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법 등이 제안되었다.
상기한 실리더형 또는 콘케이브형 캐패시터 제조시 하부전극 분리(Bottom isolation)공정이 반드시 필요한데, 일반적으로 하부전극 분리를 위해서 화학적기계적연마(Chemical Mechanical Polishing:CMP) 또는 플라즈마 전면식각법(Plasma blanket etch)을 이용하고 있다.
도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 스토리지노드콘택홀(13)을 형성한다. 이어서, 스토리지노드콘택홀(13)에 전도성 물질을 매립하여 스토리지노드콘택플러그(14)를 형성시킨다.
다음으로, 스토리지노드콘택플러그(14)를 포함한 층간절연막(12) 상에 식각배리어막(15)과 캐패시터 형성용 희생절연막(16)을 차례로 증착한 후, 캐패시터 형성용 희생절연막(16)과 식각배리어막(15)을 순차적으로 식각하여 스토리지노드콘택플러그(14) 상부 표면을 노출시키는 3차원 형상의 오픈부(17)를 형성한다.
다음으로, 오픈부(17)를 포함한 캐패시터 형성용 희생절연막 상에 전극으로\사용될 도전막, 예를 들어 폴리실리콘막(18)을 증착한다. 이후, 하부전극 분리(Bottom electrode isolation)를 위해 하부전극용 폴리실리콘(18)의 표면단차를 따라 하부전극분리 보조막으로서 감광막(19)을 도포한다.
이어서, 전면식각(blanket etch)을 통해 일부 제거하여 오픈부(17) 내부에만 감광막(19)을 잔류시킨다.
이어서, 오픈부(17) 내부에 잔류하는 감광막(19)을 남겨둔 상태에서 전면식각(blanket etch)을 진행하여 하부전극용 폴리실리콘(18)을 분리시켜 캐패시터용 하부전극을 형성한다. 이하, 폴리실리콘(18)을 '하부전극(18)'이라고 약칭한다.
도 1b에 도시된 바와 같이, 감광막(19)을 제거하기 위한 산소플라즈마를 이용한 스트립공정을 진행하여 하부전극 분리 보조막인 감광막(19)을 제거한 후, 습식딥(Wet dip) 공정으로 캐패시터 형성용 희생절연막(16)을 제거하여 하부전극(18) 의 내벽 및 외벽을 모두 노출시킨다.
이어서, 하부전극(18) 상에 유전막(20)과 상부전극(21)을 차례로 형성한다.
위와 같이, 종래기술은 하부전극 분리 공정시 캐패시터 내부의 손상 방지를 위한 하부전극 분리 보조막으로 감광막(photoresist)을 사용하고 있다.
그러나, 종래기술에 따른 하부전극 분리 공정의 전면식각 공정시, 하부전극(18)의 탑부분이 식각손상(이는 전면식각의 특성상 모서리 부분이 식각이 더 잘되기 때문)을 받아 날카로운 첨점(18a)이 발생되고, 이러한 첨점이 발생된 상태에서 후속공정으로 유전막(20)을 형성할 때, 유전막(20)이 원활하게 증착이 되지 않아 국부적으로 얇아지는 문제(20a)가 초래된다.
전술한 바와 같은 유전막의 얇은 부분은 캐패시터에서 누설전류를 유발시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극 분리 공정시 하부전극의 탑부분에 날카로운 첨점이 형성되는 것을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 캐패시터의 하부전극 정의를 위한 복수의 오픈부를 갖는 절연막을 형성하는 단계, 상기 오픈부의 형상을 따라 상기 절연막 상에 도전막을 형성하는 단계, 상기 도전막 상에 상기 오픈부를 채우는 감광막을 형성하는 단계, 상기 오픈부의 탑부분에서 노출된 상기 도전막의 측벽에 첨점방지탭을 형성하는 단계, 상기 첨점방지탭 및 상기 도전막을 제거 및 분리하여 캐패시터 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조방법을 제공한다.
여기서, 상기 첨점방지탭은 상기 하부전극 형성을 위한 제거 및 분리공정 수행시 소모되는 것을 특징으로 한다.
여기서, 상기 첨점방지탭 및 상기 도전막을 동일 물질로 형성함을 특징으로 한다.
여기서, 상기 첨점방지탭을 형성하는 단계는, 상기 캐패시터 하부전극용 도전막 형성 후, 첨점방지탭용 물질을 형성하는 단계; 상기 첨점방지용탭용 물질을 전면식각하여 상기 오픈부 탑부분에서 노출된 상기 도전막의 측벽에 상기 첨점방지탭을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 바람직한 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(41) 상에 층간절연막(42)을 형성한 다. 도시되지 않았지만, 층간절연막(42) 형성전에는 트랜지스터, 비트라인 공정 등이 진행되었음은 당업자에게는 당연하다. 여기서, 층간절연막(42)은 SiO2, TEOS, USG 등의 산화막으로 형성되며, 단층 혹은 다층 구조로 형성될 수 있다.
다음으로, 층간절연막(42)을 식각하여 스토리지노드콘택홀(43)을 형성한 후, 상기 스토리지노드콘택홀(43)에 도전성 물질을 매립하여 스토리지노드콘택플러그(44)를 형성한다. 여기서, 스토리지노드콘택홀(43)에 매립되는 스토리지노드콘택플러그(44)는 캐패시터와 트랜지스터간 신호처리가 가능하도록 하기 위한 플러그로서, 폴리실리콘으로 형성한다.
다음으로, 스토리지노드콘택플러그(44)를 포함한 층간절연막(42) 상에 식각배리어막(45)과 캐패시터 형성용 희생절연막(46)을 차례로 증착한 후, 캐패시터 형성용 희생절연막(46)과 식각배리어막(45)을 순차적으로 식각하여 스토리지노드콘택플러그(44) 표면을 노출시키는 하부전극이 형성될 영역을 정의하는 오픈부(47)를 형성한다. 여기서, 식각배리어막(45)는 질화막을 사용하며, 캐패시터 형성용 희생절연막(46)은 산화막을 사용한다. 상기 캐패시터 형성용 희생절연막(46)은 단층으로 형성하였지만, 다층으로 형성할 수 있다.
이후, 도 2b에 도시된 바와 같이, 상기 캐패시터 형성용 희생절연막(46) 및 오픈부(47)의 표면 단차를 따라 캐패시터구조 형성용 절연막(46) 상에 하부전극으로 사용하는 제1도전막(48)을 증착한다. 여기서, 하부전극으로 사용하는 제1도전막(48)은 도우프드 실리콘(doped silicon), 언도우프드 실리콘/도우프드실리콘 (undoped silicon/doped silicon) 적층, 텅스텐(W), 티타늄나이트라이드(TiN), 루테늄(Ru) 또는 백금(Pt) 중에서 선택되고, 이들 제1도전막(48)은 묽리기상증착(Physical Vapor Deposition:PVD), 화학기상증착(Chemical Vapor Deposition:CVD) 또는 ALD(Atomic Layer Deposition) 방법으로 형성한다.
다음으로, 상기 캐패시터 하부전극용 제1도전막(48)의 표면단차를 따라, 상기 오픈부(47) 내부를 채울때까지 감광막(49)을 형성한 후, 블랭킷노광(Blanket exposure) 처리를 진행하여 상기 감광막(49)을 상기 오픈부(47)의 내부에만 잔류시킨다. 이러한 블랭킷노광처리에 의해 오픈부(47)를 벗어나는 오픈부 외부지역의 제1도전막(48)이 노출되고, 오픈부(47) 탑부분에서도 제1도전막(48)이 노출되어 단차가 발생될 수 있다.
도2c에 도시된 바와 같이, 감광막(49)을 남겨둔 상태에서 상기 결과물 전면에 제2도전막(50)을 형성한다. 여기서, 제2도전막(50)은 상기 오픈부(47) 내부를 매립하는 상기 감광막(49) 및 상기 캐패시터 하부전극용 제1도전막(48)의 표면단차를 따라 형성되며, 특히 감광막(49)의 블랭킷노광처리에 의해 발생된 상기 오픈부 (47)탑부분의 단차지역까지 덮는다.
여기서, 상기 제2도전막(50)은 제1도전막(48)과 동일한 물질, 예컨대, 도우프드 실리콘, 언도우프드 실리콘 또는 TiN으로 형성하며, PVD, CVD 또는 ALD 방법을 이용하여 1Å∼2000Å 두께로 형성한다.
도2d 및 도 2e에 도시된 바와 같이, 오픈부(47) 내부에 잔류하는 감광막(49)을 식각배리어로 하여 하부전극 분리 공정을 위한 전면식각을 진행하여 오픈부(47) 내부에만 하부전극(48a)을 형성시킨다.
상기 하부전극 분리를 위한 전면식각은 오픈부(47) 외부지역의 제2도전 막(50)과 제1도전막(48)을 선택적으로 식각하는 것으로, 먼저 제2도전막(50)은 전면식각을 통해 오픈부(47) 탑부분의 제1도전막(48) 측벽에 스페이서 형상의 첨점방지탭(50a)으로 잔류한다.
이러한 첨점방지탭(50a)은 계속해서 진행되는 제1도전막(48)의 전면식각시에 오픈부(47) 탑부분에서 첨점이 발생되는 것을 방지하기 위한 첨점방지막 역할을 한다.
상기 첨점방지탭(50a)이 형성된후에, 오픈부(47) 내부를 채우고 있는 감광막(49)이 노출되고, 오픈부(47) 내부에 잔류하는 감광막(49)을 식각배리어로 하여 계속해서 제1도전막(48)에 대한 전면식각을 진행하여 오픈부(47) 내부에만 하부전극(48a)을 형성시키는 것이다. 이때, 하부전극의 탑부분에서는 첨점이 발생하지 않고 평탄한 모양이 되는데, 이는 첨점방지탭(50a)에 의해 탑부분에서 식각손실이 발생하는 것을 방지하기 때문이다. 즉, 첨점방지탭(50a)이 오픈부(47) 외부지역에서 제1도전막(48)이 모두 식각되어 하부전극 분리가 완료되는 동안 오픈부(47) 탑지역에서는 첨점방지탭(50a)만 식각되므로, 오픈부(47) 탑지역에서 제1도전막의 식각이 발생하지 않아 하부전극(48a)의 탑지역의 모양이 평탄하게 된다.
이와 같이, 본 발명은 하부전극 분리공정시에 하부전극(48a)으로 사용되는 제1도전막(48)과 동일한 물질의 제2도전막(50)으로 탑부분의 측벽에 미리 첨점방지탭(50a)을 형성해주므로써 하부전극(48a)의 탑지역에서 첨점이 발생하는 것을 방지 한다.
도2f에 도시된 바와 같이, 캐패시터 구조 형성용 절연막을 습식딥 공정을 통해 제거하여 하부전극(48a)의 외벽을 노출시킨 후, 감광막(49)을 제거한다. 이때, 감광막(49)의 제거는 산소플라즈마를 이용하며, 캐패시터 구조 형성용 절연막을 제거하는 것은 실린더 구조의 캐패시터를 형성하기 위함이다. 여기서, 캐패시터가 콘케이브 형태인 경우에는 캐패시터구조형성용 절연막을 제거하지 않고 바로 감광막을 제거한다.
이어서, 하부전극(48a) 상에 유전막(51)과 상부전극(52)을 차례로 형성한다.
상술한 실시예에 따르면, 하부전극분리공정시 하부전극의 탑부분에서 첨점이 발생되는 것을 방지하여 후속 유전막 증착시 균일한 두께를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극분리공정시 하부전극의 탑부분에서 첨점이 발생되는 것을 방지하여 후속 유전막 증착시 균일한 두께를 얻으므로써 캐패시터의 누설전류를 방지할 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 캐패시터의 하부전극 정의를 위한 복수의 오픈부를 갖는 절연막을 형성하는 단계;상기 오픈부의 형상을 따라 상기 절연막 상에 도전막을 형성하는 단계;상기 도전막 상에 상기 오픈부의 일부를 채우는 감광막을 형성하는 단계;상기 오픈부의 탑부분에서 노출된 상기 도전막의 측벽에 첨점방지탭을 형성하는 단계; 및상기 첨점방지탭 및 상기 도전막을 제거 및 분리하여 캐패시터 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 첨점방지탭은 상기 하부전극 형성을 위한 제거 및 분리 공정 수행시 소모되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 첨점방지탭 및 도전막의 제거 및 분리는 전면 식각을 통해 수행됨을 특 징으로 하는 캐패시터의 제조 방법.
- 제1항에 있어서,상기 첨점방지탭을 형성하는 단계는,상기 감광막을 포함한 상기 오픈부의 표면단차를 따라 상기 도전막 상에 첨점방지탭용 물질을 형성하는 단계; 및상기 첨점방지탭용 물질을 전면 식각하여 상기 오픈부의 탑부분에서 노출된 상기 도전막의 측벽에 상기 첨점방지탭을 형성하는 단계;를 포함하는 캐패시터의 제조방법.
- 제4항에 있어서,상기 도전막과 상기 첨점방지탭용 물질은 동일 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제5항에 있어서,상기 도전막과 상기 첨점방지탭용 물질은,도우프드 실리콘, 언도우프드 실리콘/도우프드실리콘 적층, 텅스텐, 티타늄 나이트라이드, 루테늄 또는 백금 중에서 선택된 어느 한 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제4항에 있어서,상기 도전막과 상기 첨점방지탭용 물질은,PVD, CVD 또는 ALD의 방법 중에서 어느 한 방법을 이용하여 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제4항에 있어서,상기 도전막과 상기 첨점방지탭용 물질은, 1Å∼2000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
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| KR1020050067436A KR20070013078A (ko) | 2005-07-25 | 2005-07-25 | 캐패시터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050067436A KR20070013078A (ko) | 2005-07-25 | 2005-07-25 | 캐패시터의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070013078A true KR20070013078A (ko) | 2007-01-30 |
Family
ID=38012956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050067436A KR20070013078A (ko) | 2005-07-25 | 2005-07-25 | 캐패시터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070013078A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8450444B2 (en) | 2007-07-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Siloxane polymer composition |
| EP2865809A1 (de) | 2013-10-24 | 2015-04-29 | Michael Leier KG | Verkleidungssystem zur Schallabsorption des schienengebundenen Verkehrs und Verlegeverfahren |
-
2005
- 2005-07-25 KR KR1020050067436A patent/KR20070013078A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8450444B2 (en) | 2007-07-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Siloxane polymer composition |
| EP2865809A1 (de) | 2013-10-24 | 2015-04-29 | Michael Leier KG | Verkleidungssystem zur Schallabsorption des schienengebundenen Verkehrs und Verlegeverfahren |
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