KR20080098895A - 오목형구조와 원통형구조가 혼합된 전극을 구비하는캐패시터의 제조 방법 - Google Patents

오목형구조와 원통형구조가 혼합된 전극을 구비하는캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 통상적인 전극물질 및 유전물질을 사용하면서도 25fF/cell 이상의 높은 충전용량을 얻을 수 있고, 리닝 현상이 없는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 제1홀패턴을 갖는 제1절연막을 형성하는 단계; 상기 제1홀패턴을 채우는 비정질카본층을 형성하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 제1홀패턴에 수직으로 연결되는 제2홀패턴을 형성하는 단계; 상기 비정질카본층을 제거하는 단계; 상기 제1홀패턴과 제2홀패턴으로 이루어진 최종 홀패턴 내부에 오목형 전극을 형성하는 단계; 및 상기 제2절연막의 일부를 제거하는 단계를 포함하고, 상술한 본 발명은 오목형구조와 원통형 구조가 적층된 전극을 형성하므로써 전극 물질 및 유전물질의 사용에 제한이 없으면서도 45nm 급 이하의 고집적 반도체 소자 집적시, 전극의 면적 증가 효과에 의해 충전용량을 증가시킬 수 있는 효과가 있으며, 또한, 본 발명은 전하저장전극 또는 하부전극 역할을 하는 전극이 오목형 구조를 가지므로 풀습식딥아웃 공정시 리닝 현상이 발생되지 않는다.
캐패시터, 오목형전극, 원통형 전극, 리닝현상

Description

오목형구조와 원통형구조가 혼합된 전극을 구비하는 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR HAVING STORAGE ELECTRODE MIXED CONCAVE AND CYLINDER}
도 1은 종래기술에 따른 원통형 구조의 전극을 도시한 도면.
도 2는 종래기술에 따른 원통형 전극의 브릿지를 나타낸 도면.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24A : 제1질화막패턴
25A : 제1산화막패턴 28A : 제2질화막패턴
29A : 제2산화막패턴 31 : 전극
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 인하여 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. SIS(poly Si-insulator-poly Si) 구조의 캐패시터의 경우 계면산화막의 존재로 인해 셀당 약 25fF 이상의 충분한 캐패시터 용량을 확보하기 어려워지고 있으며, 이를 해결하기 위해 금속 전극을 사용한 MIM(metal-insulator-metal) 원통형(cylinder) 구조의 캐패시터 개발이 이루어지고 있다.
도 1은 종래기술에 따른 원통형 구조의 전극을 도시한 도면으로서, 하부층(11) 상에 원통형 전극(12)이 복수개 형성된다. 원통형 전극(12) 구조를 만들기 위해서는 희생막의 습식 식각 공정(이를 풀딥아웃(Full dip out) 공정이라 함) 및 건조과정을 필수적으로 진행한다.
그러나 원통형 구조를 가지는 전극의 경우 종횡비(aspect ratio)가 12:1을 초과하면 전극 구조를 만들기 위한 풀습식딥아웃(full wet dip-out) 공정시 건조과정에서 원통형 전극이 쓰러지는 리닝(leaning) 현상이 유발될 수 있다.
도 2는 종래기술에 따른 원통형 전극의 브릿지를 나타낸 도면으로서, 인접한 원통형 전극간의 리닝으로 인해 브릿지가 발생하고 있다.
뿐만 아니라 종래기술은, 종횡비가 증가할수록 수직으로 전극이 형성될 영역을 건식식각하기 힘들어지므로 인접 전극과의 최소 근접 거리를 확보하기 어려운 문제가 발생하여 결과적으로 전극의 높이를 증가시키는데 한계가 존재한다.
따라서 45nm 급 이하의 캐패시터에서 기존의 전극 및 유전 물질을 사용하면서 25fF/cell 이상의 충전용량을 얻기 위해서는 새로운 구조가 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 통상적인 전극물질 및 유전물질을 사용하면서도 25fF/cell 이상의 높은 충전용량을 얻을 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 리닝 현상이 없는 캐패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 제1홀패턴을 갖는 제1절연막을 형성하는 단계; 상기 제1홀패턴을 채우는 비정질카본층을 형성하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 제1홀패턴에 수직으로 연결되는 제2홀패턴을 형성하는 단계; 상기 비정질카본층을 제거하는 단계; 상기 제1홀패턴과 제2홀패턴으로 이루어진 최종 홀패턴 내부에 오목형 전극을 형성하는 단계; 및 상기 제2절연막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 캐패시터를 오목형(concave) 구조와 원통형(cylinder) 구조를 혼합하므로써, 전극의 면적을 증가시켜 충분한 충전용량을 확보한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인(도시 생략), 비트라인(도시 생략) 및 층간절연막(22)이 형성된 기판(21)을 준비한다. 이때, 층간절연막(22)은 다층구조이며, 그 재질은 산화막일 수 있다. 그리고, 층간절연막(22)을 관통하는 스토리지노드콘택플러그(Storagenode contact plug, 23)가 기판(21)과 접속되어 있다. 이때, 스토리지노드콘택플러그(23)는 콘택홀 형성후 폴리실리콘막 증착, CMP(Chemical Mechanical Polishing) 공정 및 에치백공정을 실시하여 형성한다. 또한, 스토리지노드콘택플러그(23)의 표면에는 배리어메탈인 티타늄막(Ti)과 티타늄질화막(TiN)의 적층막이 형성될 수도 있다.
이어서, 기판(21) 상에 제1질화막(24)과 제1산화막(25)을 적층한다. 이때, 제1질화막(24)은 실리콘질화막(Si3N4)이며, 제1산화막(25)은 PE-TEOS, BPSG, PSG 또는 USG 중에서 선택된 적어도 어느 하나이다.
이와 같이, 제1질화막(24)은 실리콘질화막을 사용함에 따라 후속 제1산화막(25)의 식각 공정시 식각정지막(Etch stop layer) 역할을 한다. 제1질화막(24)은 식각정지막 역할을 수행하면 되므로 얇은 두께(100Å∼1000Å)로 형성하며, 제1산화막(25)은 전극의 높이 증가를 위해 적어도 2000Å 이상(2000Å∼10000Å)의 두께(T1)를 갖는다. 바람직하게, 제1산화막(25)은 제1질화막(24)보다 두께가 매우 두꺼우며, 후속 식각공정시 수직프로파일을 얻을 수 있는 두께를 갖는다. 현재 식각장비에서 절연막(산화막)을 식각할 수 있는 두께는 최대 25000Å으로 보고되고 있으며, 수직프로파일을 갖도록 하는 식각 두께의 한계는 10000Å수준이다. 따라서, 제1산화막(25)은 최대 10000Å 두께를 갖는다.
도 3b에 도시된 바와 같이, 제1감광막패턴(101)을 식각장벽으로 이용하여 제1질화막(24)에서 식각이 정지하도록 제1산화막(25)을 건식식각하고, 연속해서 제1질화막(24)을 건식식각하여 스토리지노드콘택플러그(24) 표면을 개방시키는 제1홀패턴(26)을 형성한다. 이때, 제1홀패턴(26)은 오목형 전극을 위한 것으로서, 그 면적은 오목형 전극의 면적을 최대로 하기 위하여 원형 혹은 타원형 모두 사용할 수 있다.
바람직하게, 제1홀패턴(26)은 제1질화막패턴(24A)과 제1산화막패턴(25A)의 적층으로 이루어진 제1절연막(102) 내에 제공된다.
그리고, 제1홀패턴(26)은 측벽 프로파일이 수직프로파일을 갖는데, 그 이유는 제1산화막(25)이 10000Å 이하의 두께를 갖기 때문이다.
도 3c에 도시된 바와 같이, 제1감광막패턴(101)을 스트립한다.
이어서, 비정질카본층(27)을 이용하여 제1홀패턴(26)을 채운 후, 에치백(Etch back)을 진행하여 제1홀패턴(26) 내부에만 비정질카본층(27)을 잔류시킨 다. 이때, 비정질카본층(27)의 에치백은 산소 분위기에서 진행한다.
이처럼, 제1홀패턴(26) 내부에 비정질카본층(27)을 잔류시키는 이유는, 후속의 제2홀패턴 형성을 위한 식각공정시 식각 타겟을 감소시키기 위한 것이다. 예를 들어, 비정질카본층 없이 후속 제2홀패턴 형성을 위한 식각공정은 제1홀패턴 내부를 채운 두께까지 제2산화막을 식각해야 하므로, 그만큼 식각타겟이 증가된다.
또한, 비정질카본층(27)은 산소플라즈마에 의해 제거되는 물질로서, 후속 제2홀패턴 형성을 위한 마스크로 사용된 제2감광막패턴 제거시에 동시에 제거가 가능하므로, 별도로 비정질카본층을 제거하기 위한 공정이 필요하지 않아 공정이 단순해진다.
도 3d에 도시된 바와 같이, 제2질화막(28)과 제2산화막(29)을 적층한다. 이때, 제2질화막(28)은 실리콘질화막(Si3N4)이며, 제2산화막(29)은 산화막이다. 바람직하게, 제2산화막(29)은 PE-TEOS, BPSG, PSG 또는 USG 중에서 선택된 적어도 어느 하나이다.
이와 같이, 제2질화막(28)은 실리콘질화막을 사용함에 따라 후속 제2산화막(29)의 건식식각 공정 및 풀습식딥아웃공정시 식각정지막(Etch stop layer) 역할을 한다. 제2질화막(28)은 식각정지막 역할을 수행하면 되므로 얇은 두께(100Å∼1000Å)로 형성하며, 제2산화막(29)은 전극의 높이 증가를 위해 적어도 2000Å 이상(2000Å∼10000Å)의 두께(T2)를 갖는다. 여기서, 제2산화막(29)의 두께 'T2'는 제1산화막(25)의 증착두께인 T1과 동일하다.
바람직하게, 제2산화막(29)은 제1질화막(28)보다 두께가 매우 두꺼우며, 후속 식각공정시 수직프로파일을 얻을 수 있는 두께를 갖는다. 따라서, 제2산화막(29)은 최대 10000Å 두께를 갖는다.
도 3e에 도시된 바와 같이, 제2감광막패턴(103)을 식각장벽으로 하여 제2질화막(28)에서 식각이 정지하도록 제2산화막(29)을 식각하고, 연속해서 제2질화막(28)을 식각하여 제2홀패턴(30)을 형성한다. 이때, 제2홀패턴(30)은 원통형 전극을 위한 것이다.
바람직하게, 제2홀패턴(30)은 제2질화막패턴(28A)과 제2산화막패턴(29A)의 적층으로 이루어진 제2절연막(104) 내에 제공된다.
그리고, 제2홀패턴(30)은 측벽 프로파일이 수직프로파일을 갖는데, 그 이유는 제2산화막(29)이 10000Å 이하의 두께를 갖기 때문이다.
그리고, 제2감광막패턴(103)은 제1감광막패턴(도 3b의 101 참조)과 동일한 형태로 패터닝된 마스크이다. 따라서, 제1홀패턴(26)과 제2홀패턴(30)은 동일 크기를 갖는다.
도 3f에 도시된 바와 같이, 애싱처리를 통해 제2감광막패턴(103)을 제거한다. 이때, 제2홀패턴(30) 아래에 노출되어 있던 비정질카본층(27)도 동시에 제거된다.
이로써, 제1홀패턴과 제2홀패턴이 모두 개방되며, 제1홀패턴과 제2홀패턴은 수직으로 연결됨에 따라, 최종 홀패턴(105)을 형성한다. 여기서, 최종 홀패턴(105)의 높이(H) 대 바닥선폭(W)의 비율, 즉 종횡비는 적어도 12:1 이상이다. 예를 들 어, 최종 홀패턴(105)의 높이가 12000Å인 경우, 바닥선폭은 1000Å이 가능하다. 최종 홀패턴(105)의 최대 높이가 20000인 경우에 바닥의 선폭은 1666Å이 된다.
상술한 바에 따르면, 제1산화막(25)과 제2산화막(29)은 수직프로파일을 얻을 수 있는 최대 두께로 형성하는데, 통상적인 원통형 전극 구조 형성시에는 홀패턴을 위한 절연막 식각이 한 번에 진행되므로 절연막의 두께가 제한이 있었다. 또한, 원통형 전극의 높이가 절연막에 의해 한정되므로 높이 증가가 제한이 있었다.
본 발명은 제1산화막(25)과 제2산화막(29)을 각각 수직프로파일을 얻을 수 있는 최대 두께로 형성하고, 더불어 제1산화막(25)과 제2산화막(29)을 나누어서 식각하므로 전극의 높이를 통상적인 원통형 전극에 비해 두 배로 증가시킬 수 있다.
도 3g에 도시된 바와 같이, 최종 홀패턴을 포함한 전면에 전극으로 사용될 도전막을 증착한 후 에치백을 이용한 전극분리공정을 진행한다. 이에 따라, 최종 홀패턴 내부에 전극(31)이 형성된다. 여기서, 전극(31)은 하부전극 또는 전하저장전극이라고도 일컫는다.
전극(31) 물질로는 TiN, TaN, W, Ru, RuO2, Ir, IrO2 또는 Pt 중에서 선택된 적어도 어느 하나를 포함하고, 전극(31) 물질의 증착방법으로는 CVD 또는 ALD 방법이 가능하며, 전극의 두께는 50∼200Å이다.
위와 같이, 전극분리공정이 진행된 후에 형성되는 전극(31)은 제1질화막패턴(24A), 제1산화막패턴(25A), 제2질화막패턴(28A) 및 제2산화막패턴(29A)에 의해 오목형 전극(Concave type) 구조를 갖는다.
도 3h에 도시된 바와 같이, 풀습식딥아웃 공정을 진행하여 제2절연막(104)의 일부, 예컨대, 제2산화막패턴(29A)을 제거한다. 이때, 제2산화막패턴(29A)이 산화막 물질이므로, 희석된 불산 또는 BOE 용액을 이용하여 진행한다. 그리고, 제2질화막패턴(28A)은 산화막의 풀습식딥아웃 공정시 제거되지 않는 질화막이므로 제2질화막패턴(28A) 아래의 제1산화막패턴(25A)이 제거되는 것을 방지한다.
풀습식딥아웃이 진행된 결과를 살펴보면, 전극(31) 중에서 제1질화막패턴(24A), 제1산화막패턴(25A) 및 제2질화막패턴(28A)에 에워싸는 부분은 여전히 오목형 전극(31A)의 형태가 되고, 제2산화막패턴 제거후에 노출되는 전극은 내벽 및 외벽이 모두 노출되는 원통형 전극(Cylinder type, 31B)의 형태가 된다. 오목형 전극(31A)은 제1질화막패턴(24A), 제1산화막패턴(25A) 및 제2질화막패턴(28A)의 총 두께에 의해 그 높이가 결정되므로, 최대 두께가 10000Å 이상이 되고, 원통형 전극(31B)은 제2산화막패턴의 두께에 의해 그 높이가 결정되므로 최대 두께가 10000Å이 된다. 그리고, 풀습식딥아웃공정시 오목형전극(31A)이 제2질화막패턴(28A) 아래의 제1산화막패턴(25A)에 의해 고정되므로 쓰러지지 않는다.
결과적으로, 실시예에 따르면, 본 발명은 전하저장전극 역할을 하는 전극(31)이 오목형 전극(31A)과 원통형 전극(31B)이 혼합된 구조가 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 오목형구조와 원통형 구조가 적층된 전극을 형성하므로써 전극 물질 및 유전물질의 사용에 제한이 없으면서도 45nm 급 이하의 고집적 반도체 소자 집적시, 전극의 면적 증가 효과에 의해 충전용량을 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 전하저장전극 또는 하부전극 역할을 하는 전극이 오목형 구조를 가지므로 풀습식딥아웃 공정시 리닝 현상이 발생되지 않는다.
또한, 본 발명은 절연막을 두번에 걸쳐 식각하여 최종 홀패턴을 형성하므로써, 홀패턴의 측벽프로파일을 수직으로 유지할 수 있다.
또한, 본 발명은 절연막을 두번에 걸쳐 식각하므로, 식각장비의 한계를 극복할 수 있으므로, 전극의 높이를 증가시킬 수 있다.

Claims (12)

  1. 제1홀패턴을 갖는 제1절연막을 형성하는 단계;
    상기 제1홀패턴을 채우는 비정질카본층을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 제1홀패턴에 수직으로 연결되는 제2홀패턴을 형성하는 단계;
    상기 비정질카본층을 제거하는 단계;
    상기 제1홀패턴과 제2홀패턴으로 이루어진 최종 홀패턴 내부에 오목형 전극을 형성하는 단계; 및
    상기 제2절연막의 일부를 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 제2절연막은, 식각정지막과 산화막의 적층구조로 형성하는 캐패시터 제조 방법.
  3. 제2항에 있어서,
    상기 산화막은 상기 식각정지막보다 더 두껍게 형성하는 캐패시터 제조 방법.
  4. 제3항에 있어서,
    상기 산화막은 2000∼10000Å 두께로 형성하는 캐패시터 제조 방법.
  5. 제2항에 있어서,
    상기 식각정지막은 질화막으로 형성하는 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 제1절연막은, 질화막과 산화막의 적층구조로 형성하는 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 제1절연막과 제2절연막은 동일한 두께를 갖는 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 제1절연막의 두께는 상기 제2절연막의 두께보다 더 얇게 형성하는 캐패시터 제조 방법.
  9. 제1항에 있어서,
    상기 최종 홀패턴의 바닥 대 높이의 비율(종횡비)은 적어도 12:1 이상으로 하는 캐패시터 제조 방법.
  10. 제1항에 있어서,
    상기 제2절연막을 제거하는 단계는,
    풀습식딥아웃 공정으로 진행하는 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 제2절연막은 질화막과 산화막의 적층구조로 형성하고, 상기 산화막은 상기 풀습식딥아웃공정에서 제거되는 캐패시터 제조 방법.
  12. 제1항에 있어서,
    상기 제1홀패턴과 제2홀패턴은 원형 또는 타원형으로 형성하는 캐패시터 제조 방법.
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