KR100628377B1 - 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 원자층 증착 공정에서 플라즈마를 사용하여 조건에 따라 증착과 식각이 동시에 일어나는 현상을 이용하여 스텝 커버리지가 우수한 스토리지노드를 형성하는데 적합한 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계; 상기 홀의 내부에 증착속도가 높은 조건에서 형성된 하부층 스토리지노드와 식각과 증착이 동시에 일어나는 조건에서 형성된 상부층 스토리지노드가 적층된 구조의 실린더형 스토리지노드를 형성하는 단계; 상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.

원자층 증착, 캐패시터, 스토리지노드

Description

캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR}

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간절연막

23 : 스토리지노드콘택플러그 24 : 식각정지막

25 : SN 산화막 26 : 스토리지노드홀

27 : 하부 SN층 28 : 상부 SN층

29 : 유전막 30 : 플레이트 전극

100 : 스토리지노드

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이며, 더 자세히는 상부층과 하부층이 적층된 구조의 스토리지노드를 구비한 실린더형 캐패시터 제조 방법에 관한 것이다.

최근 DRAM의 집적도가 증가함에 따라서 캐패시터의 면적이 작아지게 되어 요구되는 유전용량의 확보가 점점 어려워지게 되었다. 요구되는 유전용량을 확보하기 위해서는 유전박막의 두께를 낮추거나 유전상수가 큰 물질을 적용하여야 한다. 80nm 이하의 DRAM에서는 누설전류 특성을 확보하면서 유전용량을 확보하기 위하여 HfO₂와 Al₂O₃를 적층하여 적용하는 기술이 개발되고 있다. 이러한 유전막 구조에서는 유전용량을 확보하는데 있어서 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder) 구조를 적용하여 캐패시터의 면적을 확보해야 한다.

그러나, 스토리지노드로 TiN을 사용하여 실린더 구조를 만든다 하더라도, Tox11A정도가 한계이며 65nm 이하급 소자에서는 유전용량을 확보하기 위해서는 Tox10A 이하가 필요하다. 이를 위해서는 Ru, Pr, Ir 등의 메탈 전극의 도입이 필수적이다. 스토리지노드 메탈 전극을 사용하려면 메탈 증착시 스텝 커버리지(step coverage)가 80% 이상이 되어야하는데, 65nm 이하의 소자에서는 스토리지노드를 형성하기 위한 콘택의 선폭(Critical Demension; 'CD')이 100nm 이하, 종횡비 20:1 이상의 어려운 조건이 예상된다. 이러한 높은 종횡비를 갖는 콘택에서는 원자층 증착(Atomic Layer Deposition; 이하 'ALD') 방법을 사용하더라도 원하는 스텝 커버 리지를 얻기에는 공정사으이 어려움이 예상된다. 스토리지노드 공정에서 스텝 커버리지가 확보되지 못하면 콘택 바텀 부위에 메탈이 얇게 증착되고 후속 실린더 형성 공정에서 스토리지노드가 넘어지거나 떨어져 나가는 문제, 인접 실린더가 서로 달라붙는 리닝(leaning) 문제 등이 심각할 것으로 예상된다.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드 콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(13) 형성 전에 소자분리, 워드라인 및 비트라인등의 DRAM 구성에 필요한 공정이 진행된다.

다음으로, 스토리지노드콘택플러그(13) 상부에 식각정지막(14)과 SN 산화막(15)을 적층 형성한다. 여기서, SN 산화막(15)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(14)은 SN 산화막(15) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다.

다음으로, SN 산화막(15)과 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 개방시키는 스토리지노드홀(16)을 형성한다.

다음으로, 스토리지노드홀의 프로파일을 따라 실린더 구조를 갖는 스토리지노드(17)를 형성한다.

이어서, 도 1b에 도시된 바와 같이, 스토리지노드홀(16)의 프로파일을 따라 스토리지노드(17)를 증착한다. 이 때, 스토리지노드(17)는 스토리지노드홀(16) 바텀 부위에 얇게 증착되며 후속 실린더 형성 공정시 안정성에 문제(A)가 있다. 예컨대, 스토리지노드 붕괴, 쓰러짐 또는 인접 스토리지노드와 붙는 문제가 발생한다. 이후, CMP 또는 에치백을 진행하여 스토리지노드(17) 분리 공정을 실시한다.

이어서, 도 1c에 도시된 바와 같이, SN 산화막(15)을 습식 딥아웃하여 스토리지노드(17)의 내벽 및 외벽을 모두 드러낸다.

이어서, 도 1d에 도시된 바와 같이, 스토리지노드(17) 상에 유전막(18)과 플레이트 전극(19)을 차례로 형성한다. 이 때, 플레이트 전극(19)은 캐패시터의 상부 전극이며, 유전막(18)은 HfO₂와 Al₂O₃를 적층 구조로 형성한다.

전술한 바와 같이, 스토리지노드를 메탈 전극으로 사용할 때, 스토리지노드콘택홀 바텀부와 측면부가 균일한 두께를 갖도록 형성하기 어렵다. 이는 고 종횡비를 갖는 콘택홀에서는 원자층 증착 방법을 사용하더라도 원하는 스텝 커버리지를 얻기에는 공정상의 어려움이 예상된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 원자층 증착 공정에서 플라즈마를 사용하여 조건에 따라 증착과 식각이 동시에 일어나는 현상을 이용하여 스텝 커버리지가 우수한 스토리지노드를 형성하는데 적합한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계, 상기 홀의 내부에 증착속도가 높은 조건에서 형성된 하부층 스토리지노드와 식각과 증착이 동시에 일어나는 조건에서 형성된 상부층 스토리지노드가 적층된 구조의 실린더형 스토리지노드를 형성하는 단계, 상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(23) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.

다음으로, 스토리지노드콘택플러그(23) 상부에 식각정지막(24)과 SN 산화막(25)을 적층 형성한다. 여기서, SN 산화막(25)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(24)은 SN 산화막(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다.

다음으로, SN 산화막(25)과 식각정지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 스토리지노드홀(26)을 형성한다.

이어서, 도 2b에 도시된 바와 같이, 스토리지노드홀(26)의 내부에 실린더 구조를 갖는 SN 하부층(Bottom SN Layer, 27)을 증착한다. SN 하부층(27) 물질로는 Ru, Pt, Ir, Rh, Pd, Hf, Ti, W, Ta의 그룹에서 선택된 물질을 사용하며 0Å∼300Å의 두께로 형성한다. 이 때, SN 하부층(27)은 하부층과 상부층의 적층 구조를 갖는 스토리지노드의 하부층을 말하는 것으로, 원자층 증착(Atomic Layer Deposition; 이하 'ALD'), 플라즈마 원자층 증착(Plasma Enhanced Atomic Layer Deposition; 이하 'PEALD'), 화학기상증착(Chemical Vapor Deposition; 이하 'CVD'), 또는 스퍼터링(sputterring)을 사용하여 증착한다.

상기한 증착법을 사용하여 형성된 SN 하부층(27)은 스토리지노드홀(26)의 바텀부 보다 스토리지노드홀(26)의 측면부와 SN 산화막(25) 상에서 상대적으로 더 두껍게 증착된다. 이는, 스토리지노드홀(26)이 고종횡비를 갖기 때문에 깊이가 깊은 스토리지노드홀(26)의 바텀부에서 상대적으로 얇게 증착되기 때문이다.

이어서, 도 2c에 도시된 바와 같이, SN 하부층(27) 상에 SN 상부층(Top SN Layer, 28)을 증착한다. 이때, SN 상부층(28)은 PEALD 방법으로 식각과 증착이 동시에 일어나는 조건에서 증착하는데, PEALD를 실시하는 조건은 10Ｗ∼1500Ｗ의 플라즈마 파워, 반응 가스로 O₂, NH₃, N₂O, N₂H₄, Me₂N₂H₂, H₂ 및 이들의 혼합가스를 사용한다.

계속해서, SN 상부층(28) 물질로는 Ru, Pt, Ir, Rh, Pd, Hf, Ti, W, Ta 의 그룹에서 선택된 물질을 사용하며, 20Å∼300Å의 두께로 형성한다.

한편, 스토리지노드(100)를 하부 SN층(27)과 상부 SN층(28)의 적층 구조로 형성하는 것은 콘택 입구 부분에서는 증착과 동시에 식각이 일어나고 실질적인 증착 속도는 조절 가능하므로 콘택 바텀부/측벽 부위의 증착 속도와 맞춰주면 100%의 스텝 커버리지를 얻을 수 있기 때문이다.

또한, PEALD 이용시, 스텝 커버리지는 좋지 않더라도 증착이 우세한 조건(증착 속도가 빠른)에서 1차로 하부 SN층(27)을 형성하고, 스토리지노드홀(26)의 탑 부분에서 증착보다는 식각이 이루어지는 조건에서 2차로 상부 SN층(28)을 증착하면, 1차 증착에 의해 하부 SN층(27)의 불균일한 두께를 가지는 탑 부분이 2차 상부 SN층(28) 증착시 식각되어지므로, 전체적으로 우수한 스텝 커버리지를 가지는 메탈 스토리지노드(100)를 얻을 수 있다.
이러한 공정을 사용하면 후속 실린더 형성을 위한 습식 케미컬 딥 아웃 공정 이후에도 안정된 구조의 스토리지노드(100)를 확보할 수 있다. 이러한 안정된 스토리지노드(100) 구조를 확보함으로써 디펙 없는 우수한 소자를 만드는 것이 가능하다.

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이어서, 도 2d에 도시된 바와 같이, 스토리지노드(100) 분리 공정을 진행한다. 스토리지노드(100) 분리 공정은 스토리지노드홀(26)을 제외한 SN 산화막(25) 표면 상부에 형성된 하부 SN층(27)과 상부 SN층(28)을 화학적 기계적 연마(CMP) 또는 에치백으로 제거하여 실린더형 스토리지노드(100)를 형성하는 것이다. 여기서, 화학적 기계적 연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드(100) 내부에 부착되는 등의 우려가 있으므로, 스텝 커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(26)의 내부를 모두 채운 후에, SN 산화막(25)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.

계속해서, SN 산화막(25)을 습식 딥아웃하여 스토리지노드(100)의 내벽 및 외벽을 모두 드러낸다.

이 때, 습식 딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화막으로 형성한 SN 산화막(25)이 불산용액에 의해 식각된다. 한편, SN 산화막(25) 아래의 식각정지막(24)은 산화막의 습식 식각시 선택비를 갖는 실리콘질화막으로 형성했기 때문에 습식 케미컬에 의해 식각되지 않는다.

이어서, 도 2e에 도시된 바와 같이, 스토리지노드(100) 상에 ALD, CVD 또는 스퍼터링 법을 이용하여 캐패시터 유전막(29)을 형성한다. 이 때, 유전막(29)은 HfO₂, Al₂O₃, ZrO₂, La₂O₃, Ta₂ O₅, TiO₂, BST, SrTiO₃, PZT, BLT, SPT, Bi₂Ti₂ O₇의 물질 을 단일막 또는 선택된 물질들의 적층 구조로 형성한다. 선택된 물질의 적층 구조의 유전막(29)은 HfO₂/Al₂O₃, HfO₂/Al₂O₃ /HfO₂ 등 가능한 조합을 갖는 모든 경우를 포함한다.

계속해서, 유전막(29) 증착이 끝나면, 캐패시터의 누설전류 특성을 좋게 하기 위하여 후처리를 진행한다. 후처리는 200℃∼500℃의 온도를 범위를 갖는 산소 또는 오존 플라즈마를 사용하여 실시한다.

이어서, 유전막(29) 상에 캐패시터의 플레이트 전극(30)을 형성한다. 이 때, 플레이트 전극(30)은 스토리지노드(100)로 사용한 메탈과 동일 물질 또는 As, P를 도핑하여 전도성을 갖게한 도핑된 실리콘 또는 TiN 등의 전도성 박막을 사용한다.

상술한 바와 같이, 하부 SN층 상에 증착과 식각이 동시에 일어나는 상부 SN층을 증착하므로써, 하부 SN층의 바텀부와 탑부의 두께를 균일하게 조절하여 전체적으로 일정한 두께를 갖는 스토리지노드를 형성할 수 있고, 스토리지노드의 스텝 커버리지 특성을 개선할 수 있다.

본 발명은 DRAM 캐패시터 뿐만 아니라 3차원 캐패시터 구조를 적용하는 고밀도 FeRAM의 강유전성 캐패시터(ferroelectric capacitor)의 제조에도 적용할 수 있는 기술이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 80nm 디자인 룰을 갖는 DRAM 소자의 실린더형 캐패시터를 안정적으로 제작할 수 있는 기술을 제공한다. 따라서, 유전 특성 및 누설전류 특성이 우수한 캐패시터를 형성할 수 있다.

또한, 150nm 이하의 디자인 룰을 갖는 FeRAM 소자의 캐패시터 제작시 하부전극 형성 공정을 사용하여 강유전 특성 및 패티그 특성이 우수한 FeRAM을 제작할 수 있는 효과가 있다.

Claims (8)

1. 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계;

   상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계;

   상기 홀의 내부에 증착속도가 높은 조건에서 형성된 하부층 스토리지노드와 식각과 증착이 동시에 일어나는 조건에서 형성된 상부층 스토리지노드가 적층된 구조의 실린더형 스토리지노드를 형성하는 단계;

   상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계; 및

   상기 유전막 상에 플레이트 전극을 형성하는 단계

   를 포함하는 캐패시터 제조 방법.
2. 제 1항에 있어서,

   상기 하부층 스토리지노드는 1Å∼300Å의 두께를 갖는 캐패시터 제조 방법.
3. 제 1항에 있어서,

   상기 상부층 스토리지노드는 20Å∼300Å의 두께를 갖는 캐패시터 제조 방법.
4. 제 1항에 있어서,

   상기 하부층 스토리지노드는 PEALD으로 형성하는 캐패시터 제조 방법.
5. 제 1항에 있어서,

   상기 상부층 스토리지노드는 PEALD로 형성하는 캐패시터 제조 방법.
6. 제 5항에 있어서,

   상기 PEALD는 10Ｗ∼1500Ｗ의 플라즈마 파워로 실시하는 캐패시터 제조 방법.
7. 제 5항에 있어서,

   상기 PEALD는 O₂, NH₃, N₂O, N₂H₄, Me₂N ₂H₂, H₂ 및 이들의 혼합가스를 반응 가스로 사용하는 캐패시터 제조 방법.
8. 제 1항에 있어서,

   상기 스토리지노드는 Ru, Pt, Ir, Rh, Pd, Hf, Ti, W, Ta의 그룹에서 선택된 물질을 사용하는 캐패시터 제조 방법.

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