KR20060136191A - 커패시터 제조 방법 - Google Patents
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Abstract
반도체 장치의 커패시터를 제조하는 방법에서, 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제1 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 기판 상에 제1 금속 화합물을 증착한다. 이어서, 상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거한다. 계속해서, 상기 제1 금속 화합물과 제2 금속 화합물을 번갈아 반복적으로 증착하여 상기 기판 상에 하부 전극을 완성한다. 상기 하부 전극을 완성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성함으로써 상기 커패시터를 완성한다. 따라서, 후속하는 식각 공정에서 상기 하부 전극을 통한 식각액 또는 식각 가스의 침투를 억제할 수 있다.
Description
도 1은 반도체 기판 상에 형성된 트랜지스터 구조물을 설명하기 위한 단면도이다.
도 2는 도 1에 도시된 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 단면도이다.
도 3은 도 2에 도시된 제2 콘택 패드들 상에 형성된 스토리지 노드 콘택 플러그들을 설명하기 위한 단면도이다.
도 4는 도 3에 도시된 스토리지 노드 콘택 플러그들을 노출시키는 개구들을 갖는 몰드막을 설명하기 위한 단면도이다.
도 5는 도 4에 도시된 스토리지 노드 콘택 플러그들 및 개구들 내에 형성된 제1 복합 금속 화합물 막을 설명하기 위한 단면도이다.
도 6은 공정 온도와 소스 가스들의 공급 유량들에 따른 티타늄 질화막 증착율을 나타내는 그래프이다.
도 7 및 도 8은 공정 압력과 소스 가스들의 공급 유량들에 따른 티타늄 질화막 증착율을 나타내는 그래프들이다.
도 9는 도 5에 도시된 개구들 내에 형성된 하부 전극들을 설명하기 위한 개략적인 단면도이다.
도 10은 도 9에 도시된 몰드막 및 희생막의 제거를 설명하기 위한 개략적인 단면도이다.
도 11은 하부 전극들 상에 형성된 유전막 및 상부 전극을 설명하기 위한 개략적인 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 액티브 영역
104 : 소자 분리막 110 : 게이트 절연막 패턴
112 : 워드 라인 114 : 게이트 마스크 패턴
116 : 게이트 스페이서 118 : 워드 라인 구조물
120, 122 : 불순물 영역 124 : 트랜지스터
130, 132 : 콘택 패드 140 : 스토리지 노드 콘택 플러그
144 : 식각 저지막 146 : 몰드막
148 : 스토리지 노드 마스크 패턴 150 : 개구
152 : 제1 복합 금속 화합물 막 154 : 희생막
156 : 하부 전극 158 : 유전막
160 : 상부 전극 162 : 커패시터
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것이다. 보다 상세하게 는, 반도체 웨이퍼와 같은 기판 상에 티타늄 질화물과 같은 금속 화합물을 포함하는 커패시터를 제조하기 위한 방법에 관한 것이다.
일반적으로, 반도체 장치는 기판으로 사용되는 반도체 웨이퍼에 대한 일련의 단위 공정들을 순차적으로 반복 수행함으로써 제조될 수 있다. 예를 들면, 막 형성 공정은 상기 기판 상에 막을 형성하기 위해 수행되며, 산화 공정은 상기 기판 상에 산화막을 형성하기 위해 또는 상기 기판 상에 형성된 막을 산화시키기 위해 수행되고, 포토리소그래피(photolithography) 공정은 상기 기판 상에 형성된 막을 목적하는 패턴들로 형성하기 위해 수행되고, 평탄화 공정은 상기 기판 상에 형성된 막을 평탄화시키기 위해 수행된다.
상기 기판 상에는 다양한 막들이 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD) 등을 통하여 형성된다. 예를 들면, 실리콘 산화막은 반도체 장치의 게이트 절연막, 층간 절연막, 유전막 등으로 사용되며, CVD 공정을 통해 형성될 수 있다. 실리콘 질화막은 마스크 패턴, 게이트 스페이서 등으로 사용되며, CVD 공정을 통해 형성될 수 있다.
또한, 반도체 기판 상에는 금속 배선, 전극, 콘택 플러그 등을 형성하기 위하여 다양한 금속막들이 형성될 수 있으며, 상기 금속막들은 CVD 공정, PVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
특히, 티타늄 질화막과 같은 금속 화합물 막은 커패시터의 전극들 또는 금속 배선과 단위 소자를 전기적으로 연결하기 위한 콘택 플러그 등으로 사용될 수 있으 며, 또한 금속 확산을 방지하기 위하여 금속 장벽막으로 사용될 수도 있다. 상기 티타늄 질화막은 CVD 공정, PVD 공정 또는 ALD 공정을 통해 형성될 수 있다. 상기 티타늄 질화막의 형성 방법에 대한 예들은 일본 특허공개 평8-008212호, 미국 특허 제6,548,402호, 대한민국 특허 제0363088호 등에 개시되어 있다.
상기 티타늄 질화막은 약 680℃ 정도의 온도에서 TiCl4 가스와 NH3 가스의 반응에 의해 형성될 수 있다. 이때, 상기 티타늄 질화막에 잔류하는 염소의 함유량은 티타늄 질화막의 증착 온도를 상승시킴으로써 감소될 수 있다. 그러나, 이와 반대로, 상기 티타늄 질화막의 단차 피복성(step coverage)은 증착 온도를 낮춤으로써 개선될 수 있다.
또한, 상기 티타늄 질화막 내의 염소 함유량을 낮추기 위하여 공정 온도를 상승시킬 경우, 반도체 기판 상에 기 형성된 하부막 또는 하부 패턴의 열적 스트레스를 상승시키는 문제점이 발생된다.
한편, 반도체 장치의 집적도가 향상됨에 따라 단위 셀이 차지하는 영역이 점차 축소되고 있으며, 이를 구현하기 위한 새로운 공정들이 다양하게 개발되고 있다. 예를 들면, 유전막의 유전율과 관련하여, 셀 트랜지스터의 게이트 산화막 및 커패시터의 유전막을 고 유전율 물질로 형성하는 방법, 금속 배선과 관련한 기생 커패시턴스를 감소시키기 위하여 층간 절연막을 저 유전율 물질로 형성하는 방법 등이 활발하게 연구되고 있다.
상기 고 유전율 물질로 이루어지는 박막의 예로는 Y2O3막, HfO2막, ZrO2막, Nb2O5막, BaTiO3막 또는 SrTiO3막 등을 들 수 있다. 특히, 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함하는 유전막 상에 티타늄 질화막을 CVD 공정을 통해 형성하는 경우, 상기 티타늄 질화막을 형성하기 위한 소스 가스로 사용되는 TiCl4 가스와 상기 하프늄 산화물 또는 지르코늄 산화물이 반응하여 사염화 하프늄(HfCl4) 또는 사염화 지르코늄(ZrCl4)과 같은 반응 부산물들이 형성되며, 상기 반응 부산물들은 상기 유전막의 특성을 열화시키는 요인으로 작용한다. 구체적으로, 상기 반응 부산물들은 상기 유전막을 통한 누설 전류를 상승시킨다. 또한, 상기 반응 부산물들은 상기 유전막의 비저항을 상승시키며, 결과적으로 접촉 저항을 상승시키게 된다.
상기와 같은 문제점들을 개선하기 위하여 원자층 증착(atomic layer deposition; ALD) 방법이 적용될 수 있다. 상기 ALD 방식으로 티타늄 질화막을 형성할 경우, 600℃보다 낮은 공정온도에서 수행되므로 단차 피복성을 크게 개선할 수 있으며, 소스 가스들을 번갈아 공급함으로써 염소 함유량을 크게 감소시킬 수 있다. 그러나, ALD 방식을 적용할 경우, 일반적인 CVD 방식에 비하여 쓰루풋(throughput)이 크게 저하되는 단점이 있다.
상기 문제점들을 개선하기 위한 또 다른 예로서는 대한민국 특허공개 제2 004-0096402호에는 순차적 증착(sequential flow deposition; SFD) 방법이 개시되어 있다. 상기 SFD 방식은 TiCl4 가스와 NH3 가스를 공급하여 티타늄 질화막을 형성 하는 단계, 제1 퍼지 단계, NH3 가스를 공급하여 상기 티타늄 질화막 내의 염소를 제거하는 단계 및 제2 퍼지 단계를 포함한다. 상기 SFD 방식은 ALD 방식에 비하여 쓰루풋을 다소 개선할 수는 있으나, 상기 CVD 방식에 비하여는 쓰루풋이 상대적으로 낮기 때문에, 새로운 공정 개발에 대한 요구가 여전히 남아있다.
한편, 종래의 CVD 방법으로 형성된 티타늄 질화막은 컬럼 형태의 입자 구조(columnar grain structure)를 갖는다. 따라서, 상기 CVD 방법을 이용하여 형성된 티타늄 질화막을 커패시터의 하부 전극을 사용하는 경우, 상기 하부 전극을 형성한 후, 상기 하부 전극을 형성하기 위해 사용된 몰드막 및 희생막을 제거하는 동안 상기 하부 전극을 통한 식각액의 침투로 인하여 상기 하부 전극 하부의 막질이 손상될 수 있다. 즉, 반도체 기판 상에 형성된 트랜지스터와 같은 반도체 구조물과 상기 하부 전극 사이를 전기적으로 연결하는 콘택 플러그가 상기 식각액의 침투에 의해 손상될 수 있으며, 이로 인해 반도체 장치의 동작 성능이 크게 저하될 수 있다.
본 발명의 목적은 하부 전극 아래의 막질 손상 및 유전막의 특성 열화를 방지할 수 있는 커패시터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제1 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 기판 상에 제1 금속 화합물을 증착한다. 이어서, 상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거한다. 계속해서, 상기 제1 금속 화합물과 제2 금속 화합물을 번갈아 반복적으로 증착하여 상기 기판 상에 하부 전극을 완성한다. 상기 하부 전극을 형성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성함으로써 반도체 기판 상에 커패시터를 완성한다.
본 발명의 일 실시예에 따르면, 상기 제1 소스 가스로는 TiCl4가 사용될 수 있으며, 상기 제2 소스 가스로는 NH3가 사용될 수 있다.
상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제1 유량비는 약 0.5 내지 10일 수 있으며, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제2 유량비는 약 100 내지 1000일 수 있다. 또한, 상기 제1 금속 화합물을 증착하는 단계에서 공급되는 상기 제1 소스 가스의 유량은 상기 제2 금속 화합물을 증착하는 단계에서 공급되는 상기 제1 소스 가스의 유량보다 큰 것이 바람직하며, 상기 제2 금속 화합물을 증착하는 단계에서 공급되는 상기 제2 소스 가스의 유량은 상기 제1 금속 화합물을 증착하는 단계에서 공급되는 상기 제2 소스 가스의 유량보다 큰 것이 바람직하다. 특히, 상기 제1 금속 화합물을 증착하는 단계에서의 상기 제2 소스 가스의 공급 유량과 상기 제2 금속 화합물을 증착하는 단계에서의 상기 제2 소스 가스의 공급 유량 사이의 비는 약 1 : 10 내지 100 정도로 조절될 수 있다.
상기 제1 금속 화합물 및 상기 제2 금속 화합물은 약 400℃ 내지 600℃의 온도와 약 0.1Torr 내지 4.0Torr의 압력에서 증착될 수 있다. 바람직하게는 약 400℃ 내지 600℃의 온도와 약 0.1Torr 내지 2.5Torr의 압력에서 증착될 수 있다.
한편, 상기 상부 전극은 상기 하부 전극과 실질적으로 동일한 방법으로 형성될 수 있으며, 상기 유전막은 고유전율 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 상부 전극을 형성하는 단계는, 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제3 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 유전막 상에 제3 금속 화합물을 증착하는 단계와, 상기 제3 유량비와 다른 제4 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 제3 금속 화합물 상에 제4 금속 화합물을 증착하는 단계와, 상기 제3 금속 화합물과 상기 제4 금속 화합물을 번갈아 반복적으로 증착하여 상기 유전막 상에 제1 복합막을 형성하는 단계와, 상기 제1 소스 가스와 제2 소스 가스에 의한 표면 반응이 이루어지도록 상기 제3 유량비와 다른 제5 유량비로 상기 제1 소스 가스와 제2 소스 가스를 공급하여 상기 제1 복합막 상에 제5 금속 화합물을 증착하는 단계와, 상기 제5 유량비와 다른 제6 유량비로 상기 제1 소스 가스와 제2 소스 가스를 공급하여 상기 제5 금속 화합물 상에 제6 금속 화합물을 증착하는 단계와, 상기 제5 금속 화합물과 상기 제6 금속 화합물을 번갈아 반복적으로 증착하여 상기 제1 복합막 상에 제2 복합막을 형성하는 단계를 포함할 수 있다.
상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제3 유량비는 약 2 내지 10 정도로 조절될 수 있으며, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제5 유량비는 0.5보다 크거나 같으며 2보다 작게 조절될 있다.
상기 제5 금속 화합물을 증착하는 단계에서의 상기 제1 소스 가스의 유량은 상기 제3 금속 화합물을 증착하는 단계에서의 상기 제1 소스 가스의 유량보다 큰 것이 바람직하다.
본 발명의 또 다른 실시예에 따르면, 상기 상부 전극을 형성하는 단계는, 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제3 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 유전막 상에 제3 금속 화합물을 증착하는 단계와, 상기 제1 소스 가스의 공급을 중단시키고 상기 제3 금속 화합물을 증착하는 단계보다 증가된 유량을 갖는 제2 소스 가스를 공급하여 상기 기판이 위치된 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 제2 소스 가스의 반응에 의한 제4 금속 화합물을 상기 제3 금속 화합물 상에 증착하는 단계와, 상기 제3 금속 화합물 및 제4 금속 화합물을 번갈아 반복적으로 증착하여 상기 유전막 상에 제1 복합막을 형성하는 단계와, 상기 제1 소스 가스와 제2 소스 가스에 의한 표면 반응이 이루어지도록 상기 제3 유량비와 다른 제4 유량비로 상기 제1 소스 가스와 제2 소스 가스를 공급하여 상기 제1 복합막 상에 제5 금속 화합물을 증착하는 단계와, 상기 제1 소스 가스의 공급을 중단시키고 상기 제5 금속 화합물을 증착하는 단계보다 증가된 유량을 갖는 제2 소스 가스를 공급하여 상기 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 제2 소스 가스의 반응에 의한 제6 금속 화합물을 상기 제5 금속 화합물 상에 증착하는 단계와, 상기 제5 금속 화합물 및 제6금속 화합물 을 번갈아 반복적으로 증착하여 상기 제1 복합막 상에 제2 복합막을 형성하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 커패시터는 다음과 같은 단계들에 의해 제조될 수 있다. 먼저, 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 공정 챔버 내에 위치된 기판 상에 제1 금속 화합물을 증착한다. 이어서, 상기 제1 소스 가스의 공급을 중단시키고 제2 소스 가스의 공급 유량을 증가시켜 상기 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 증가된 공급 유량을 갖는 제2 소스 가스의 반응에 의한 제2 금속 화합물을 상기 제1 금속 화합물 상에 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질을 제거한다. 계속해서, 상기 제1 금속 화합물과 상기 제2 금속 화합물을 번갈아 반복적으로 증착하여 상기 기판 상에 하부 전극을 형성한다. 상기 하부 전극을 형성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성함으로써 상기 커패시터를 완성할 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 반도체 기판 상의 커패시터는 다음과 같은 단계들에 의해 제조될 수 있다. 먼저, 상기 기판 상에 형성된 반도체 구조물과 전기적으로 연결된 콘택 플러그를 포함하는 절연막 및 상기 콘택 플러그를 노출시키는 개구를 갖는 몰드막을 순차적으로 형성한다. 상기 콘택 플러그, 상기 개구의 내측면 및 상기 몰드막 상에 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제1 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 제1 금속 화합물을 증착한다. 이어서, 상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거한다. 계속해서, 상기 제1 금속 화합물과 제2 금속 화합물을 번갈아 반복적으로 증착하여 복합 금속 화합물 막을 형성하고, 상기 몰드막의 상부 표면 상의 금속 화합물 막 부분을 제거하여 상기 콘택 플러그와 전기적으로 연결된 하부 전극을 완성한다. 상기 하부 전극을 완성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성함으로써 상기 커패시터를 완성할 수 있다.
상기와 같은 본 발명의 실시예들에 의하면, 하부 전극은 제1 금속 화합물과 제2 금속 화합물의 복합 구조를 갖는다. 따라서, 하부 전극을 형성한 후 몰드막을 제거하기 위한 식각 공정에서 식각액의 침투를 방지할 수 있다. 또한, 상기 상부 전극을 형성하는 동안 상기 원치않는 물질이 충분히 제거되므로 상기 유전막의 특성 열화를 충분히 억제할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발 명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1은 반도체 기판 상에 형성된 트랜지스터 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 소자 분리막(104)을 형성함으로써 액티브 영역들(102)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(STI) 공정을 이용하여 소자 분리막(104)에 의해 전기적으로 서로 격리된 액티브 영역들(102)을 한정한다.
상기 액티브 영역들(102) 및 소자 분리막(104) 상에 얇은 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 열 산화 또는 화학 기상 증착에 의해 형성될 수 있다.
상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크층으로 각각 기능하는 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 게이트 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있으며, 상기 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다. 상기 제1 마스크층은 후속하여 형성될 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제1 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크층, 제1 도전막 및 게이트 절연막을 순차적으로 패터닝함으로써 상기 반도체 기판(100) 상에 게이트 절연막 패턴들(110)과 게이트 전극들로서 기능하는 워드 라인들(112) 및 게이트 마스크 패턴들(114)을 형성한다. 상기 제1 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거된다.
한편, 이와 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 도전막 상에 게이트 마스크 패턴들(114)을 형성한 후, 상기 제1 포토레지스트 패턴을 제거하고, 상기 게이트 마스크 패턴들(114)을 식각 마스크로 사용하는 이방성 식각을 재차 수행하여 상기 워드 라인들(112) 및 게이트 절연막 패턴들(110)을 형성할 수도 있다.
이어서, 상기 게이트 마스크 패턴들(114), 워드 라인들(112) 및 게이트 절연막 패턴들(110)이 형성된 반도체 기판(100) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각하여 상기 게이트 마스크 패턴들(114), 워드 라인들(112) 및 게이트 절연막 패턴들(110)의 측면들 상에 게이트 스페이서들(116)을 형성함으로써 반도체 기판(116) 상에 워드 라인 구조물들(118)을 완성한다.
계속해서, 상기 워드 라인 구조물들(118)과 인접하는 액티브 영역(102)의 표면 부위들(102)에 제1 불순물 영역들(120)과 제2 불순물 영역들(122)을 형성함으로써 상기 반도체 기판(100) 상에 다수의 트랜지스터들(124)을 완성한다. 상기 제1 불순물 영역들(120) 및 제2 불순물 영역들(122)은 소스/드레인으로서 기능하며, 상 기 액티브 영역(102)에는 상기 제1 불순물 영역(120)을 공유하는 두 개의 트랜지스터(124)가 형성된다.
상기 제1 및 제2 불순물 영역들(120, 122)은 각각 저농도 불순물 영역과 고농도 불순물 영역을 포함할 수 있으며, 상기 저농도 불순물 영역들과 고농도 불순물 영역들은 상기 게이트 스페이서들(116)의 형성 전후에 각각 형성될 수 있다.
도 2는 도 1에 도시된 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 워드 라인 구조물들(118)이 형성된 반도체 기판(100) 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막은 BPSG, PSG, USG, TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막은 상기 워드 라인 구조물들(118) 사이를 충분히 매립할 수 있을 정도로 형성되며, 상기 제1 층간 절연막의 표면은 화학적 기계적 연마에 의해 제거된다. 구체적으로, 상기 제1 층간 절연막을 평탄화시키기 위하여 상기 게이트 마스크 패턴들(114)이 노출되도록 상기 제1 층간 절연막의 표면 부위를 화학적 기계적 연마를 통해 제거한다.
이어서, 상기 평탄화된 제1 층간 절연막 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 제1 및 제2 불순물 영역들(120, 122)을 노출시키는 제1 및 제2 콘택홀들을 형성한다. 상기 제1 및 제2 콘택홀들은 상기 게이트 스페이서들(116)과 제1 층간 절연막 사이의 식각 속도 차이에 의해 상기 제1 및 제2 불순물 영역들(120, 122)에 대하여 자기 정렬되며, 상기 워드 라인들(112)은 상기 게이트 마스크 패턴들(114)과 상기 게이트 스페이서들(116)에 의해 보호될 수 있다.
상기 제2 포토레지스트 패턴을 제거한 후, 상기 제1 및 제2 콘택홀들을 충분히 매립하는 제2 도전막을 제1 층간 절연막 및 게이트 마스크 패턴들(114) 상에 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐과 같은 금속으로 이루어질 수 있다.
상기 게이트 마스크 패턴들(114)이 노출되도록 상기 제2 도전막의 표면 부위를 제거하여 상기 워드 라인 구조물들(118) 사이에서 상기 제1불순물 영역들(120) 및 제2 불순물 영역들(122)과 전기적으로 연결된 제1 콘택 패드들(130) 및 제2 콘택 패드들(132)을 형성한다. 상기 제2 도전막의 표면 부위는 에치 백 또는 화학적 기계적 연마를 통해 제거될 수 있다.
도 3은 스토리지 노드 콘택 플러그들을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 제1 및 제2 콘택 패드들(130, 132)을 형성한 후, 상기 제1 및 제2 콘택 패드들(130, 132)과 게이트 마스크 패턴들(114) 및 제1 층간 절연막 상에 제2 층간 절연막(134)을 형성한다. 상기 제2 층간 절연막(134)은 실질적으로 제1 층간 절연막과 동일한 물질을 사용하여 형성될 수 있으며, 상기 제2 층간 절연막(134)은 후속하여 형성될 비트 라인들과 상기 워드 라인들(112) 사이에서 전기적 절연을 제공하기 위하여 형성된다.
제2층간 절연막(134) 상에 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 콘택 패드들(130)을 노출시키는 비트 라인 콘택홀들을 형성한다.
상기 비트 라인 콘택홀들을 형성한 후 상기 제3 포토레지스트 패턴을 제거한다. 이어서, 상기 비트 라인 콘택홀들을 매립하는 제3 도전막을 제2 층간 절연막(132) 상에 형성하고, 상기 제3 도전막 상에 제2 마스크층을 형성한다. 상기 제2 마스크층은 상기 제2 층간 절연막에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제3 도전막은 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다. 한편, 상기 제3 도전막을 형성하기 전에 금속 확산을 방지하기 위한 금속 장벽막을 더 형성할 수도 있다. 상기 금속 장벽막으로는 금속막 및 금속 화합물막이 사용될 수 있다. 예를 들면, 상기 금속 장벽막은 티타늄막 및 티타늄 질화막이 사용될 수 있다.
상기 제2 마스크층을 형성한 후, 상기 제2 마스크층 상에 제4 포토레지스트 패턴을 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 상기 제2 마스크층과 제3 도전막을 순차적으로 패터닝함으로써 상기 제1 콘택 패드들(130)과 전기적으로 연결되는 비트 라인들과 상기 비트 라인들 상에 비트 라인 마스크 패턴들을 형성한다. 이어서, 상기 비트 라인들 및 비트 라인 마스크 패턴들의 측면들 상에 비트 라인 스페이서들을 형성함으로써 비트라인 구조물을 완성한다. 상기 비트 라인 스페이서들은 후속하여 형성될 제3 층간 절연막(136)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다.
상기 비트 라인 구조물들 및 제2층간 절연막(134) 상에 상기 비트 라인 구조 물들 사이를 충분히 매립하는 제3 층간 절연막(136)을 형성한다. 상기 제3층간 절연막(136)은 상기 제2 층간 절연막(134)과 실질적으로 동일한 물질로 형성될 수 있다.
상기 제3 층간 절연막(136)을 형성한 후, 상기 제3 층간 절연막(136)의 평탄화를 위하여 상기 비트 라인 마스크 패턴들이 노출되도록 상기 제3 층간 절연막(136)의 상부를 화학적 기계적 연마를 통해 제거한다.
상기 평탄화된 제3 층간 절연막(136) 및 비트 라인 마스크 패턴들 상에 제5 포토레지스트 패턴을 형성하고, 상기 제5 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 층간 절연막(136) 및 제2 층간 절연막(134)을 순차적으로 패터닝하여 상기 제2 콘택 패드들(132)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들은 상기 비트 라인 구조물들 사이에서 하방으로 연장하며, 상기 비트 라인 구조물들에 의해 상기 제2 콘택 패드들(132)에 자기 정렬될 수 있다.
상기 제5 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 콘택홀들을 충분히 매립하는 제4 도전막을 형성한다. 이어서, 상기 제3 층간 절연막(136) 및 비트 라인 마스크 패턴들이 노출되도록 상기 제4 도전막의 상부를 제거함으로써 상기 스토리지 노드 콘택홀 내부를 매립하는 스토리지 노드 콘택 플러그들(140)을 완성한다. 상기 스토리지 노드 콘택 플러그들(140)은 불순물 도핑된 폴리실리콘 또는 텅스텐과 같은 금속으로 이루어질 수 있으며, 상기 제2 콘택 패드들(132)과 후속하여 형성될 스토리지 노드 전극들로서 기능하는 하부 전극들을 전기적으로 연결하기 위하여 형성된다.
도 4는 스토리지 노드 콘택 플러그들을 노출시키는 개구들을 갖는 몰드막을 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 스토리지 노드 콘택 플러그들(140), 비트 라인 마스크 패턴들 및 제3 층간 절연막(136) 상에 제4 층간 절연막(142)을 형성한다. 상기 제4 층간 절연막(142)은 후속하여 형성될 커패시터의 스토리지 노드 전극들과 상기 비트 라인들 사이에서 전기적인 절연을 제공하기 위하여 형성된다. 상기 제4 층간 절연막(142)은 실질적으로 상기 제3 층간 절연막(136)과 동일한 물질로 형성될 수 있다.
상기 제4 층간 절연막(142) 상에 식각 저지막(144)을 형성한다. 상기 식각 저지막(144)은 제4 층간 절연막(142) 및 후속하여 상기 제4 층간 절연막(142) 상에 형성될 몰드막(146)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 식각 저지막(144)은 실리콘 질화물로 이루어질 수 있다.
상기 식각 저지막(144) 상에 스토리지 전극들을 형성하기 위한 몰드막(146)을 형성한다. 상기 몰드막(146)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있으며, 약 5,000 내지 50,000Å 정도의 두께를 갖도록 형성될 수 있다. 상기 스토리지 노드 전극들의 높이는 상기 몰드막(146)의 두께에 따라 결정되므로, 목적하는 커패시턴스에 따라 몰드막(146)의 높이는 변화될 수 있다.
상기 몰드막(146) 상에 제3 마스크층을 형성한다. 상기 제3 마스크층은 상기 몰드막(146)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제3 마스크층은 실리콘 질화물로 이루어질 수 있으며, 상기 식각 저지막(146)보다 두껍게 형성되는 것이 바람직하다.
상기 제3 마스크층 상에 제6 포토레지스트 패턴을 형성하고, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 마스크층을 부분적으로 식각 함으로써 상기 몰드막(146) 상에 스토리지 노드 마스크 패턴(148)을 형성한다.
상기 제6 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 마스크 패턴(148)을 식각 마스크로 사용하는 이방성 식각을 통해 상기 몰드막(146), 식각 저지막(144) 및 제4 층간 절연막(142)을 순차적으로 식각함으로써 상기 스토리지 노드 콘택 플러그들(140)을 노출시키는 개구들(150)을 형성한다.
도 5는 도 4에 도시된 스토리지 노드 콘택 플러그들 및 개구들 내에 형성된 제1 복합 금속 화합물 막을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 스토리지 노드 콘택 플러드들(140), 상기 개구들(150) 및 상기 스토리지 노드 마스크 패턴(148) 상에 제1 복합 금속 화합물 막(152)을 형성한다. 상기 제1 복합 금속 화합물 막(152)은 티타늄 질화물로 이루어질 수 있으며, 하기와 같은 단계들을 순차적으로 수행함으로써 형성될 수 있다.
먼저, 제1 소스 가스와 제2 소스 가스를 공급하여 상기 스토리지 노드 콘택 플러드들(140), 상기 개구들(150) 및 상기 스토리지 노드 마스크 패턴(148) 상에 제1 금속 화합물을 증착한다. 구체적으로, 금속 및 할로겐 원소를 포함하는 제1 소 스 가스와, 상기 금속과 결합 가능한 물질 및 상기 할로겐 원소와 결합 가능한 물질을 포함하는 제2 소스 가스를 공정 챔버 내에 위치된 반도체 기판(100) 상으로 공급하여 상기 제1 금속 화합물을 증착한다. 상기 제1 소스 가스로는 TiCl4 가스가 사용될 수 있으며, 상기 제2 소스 가스로는 NH3 가스가 사용될 수 있다.
상기 제1 금속 화합물을 증착하는 동안 상기 제1 소스 가스 및 제2 소스 가스의 유량들은 질량 유량 제어기들에 의해 기 설정된 제1 유량비를 갖도록 제어될 수 있다. 예를 들면, 상기 제1 소스 가스의 제1 유량 및 상기 제2 소스 가스의 제2 유량 사이의 비는 약 1:0.5 내지 1:10 정도로 설정될 수 있다. 특히, 상기 제1 소스 가스와 제2 소스 가스는 약 1:1 정도의 유량비로 공급될 수 있다. 달리 표현하면, 상기 제1 소스 가스의 제1 유량 및 상기 제2 소스 가스의 제2 유량 사이의 비는 약 0.1:1 내지 2:1 정도로 설정될 수 있다. 예를 들면, 상기 제1 소스 가스와 제2 소스 가스는 각각 약 30sccm 정도로 공급될 수 있다.
한편, 상기 제2 유량에 대한 제1 유량의 비가 0.1보다 작은 경우 제1 금속 화합물이 정상적으로 증착되지 않을 수 있으며, 상기 제2 유량에 대한 제1 유량의 비가 2를 초과할 경우, 연속적인 제1 금속 화합물을 형성할 수는 있으나 상기 제1 소스 가스의 사용 효율이 저하되는 단점이 있다.
이어서, 상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거한다.
구체적으로, 상기 제1 소스 가스를 상기 제1 유량보다 작은 제3 유량으로 공급하고, 상기 제2 소스 가스를 상기 제2 유량보다 큰 제4 유량으로 공급한다. 예를 들면, 상기 제3 유량 및 제4 유량 사이의 제2 유량비는 상기 원치않는 물질을 충분히 제거하기 위하여 약 1:100 내지 1:1000 정도로 설정되는 것이 바람직하다. 달리 표현하면, 상기 제3 유량 및 제4 유량 사이의 제2 유량비는 0.001:1 내지 0.01:1 정도일 수 있다. 또한, 상기 제2 유량 및 상기 제4 유량 사이의 제3 유량비는 약 1:10 내지 1:100 정도로 설정될 수 있다. 달리 표현하면, 상기 제2 유량 및 제4 유량 사이의 제3 유량비는 약 0.01:1 내지 0.1:1 정도로 설정될 수 있다. 예를 들면, 상기 제2 금속 화합물을 형성하는 동안 상기 제1 소스 가스는 약 2sccm 정도로 공급될 수 있으며, 상기 제2 소스 가스는 약 1000sccm 정도로 공급될 수 있다.
구체적으로, 상기 제2 금속 화합물은 상기 제1 금속 화합물을 형성하는 동안 상기 공정 챔버로 공급된 후 상기 공정 챔버 내에서 잔류하는 제1 소스 가스의 일 부분과 상기 제3 유량으로 공급된 제1 소스 가스 및 상기 제4 유량으로 공급된 제2 소스 가스에 의해 형성되며, 상기 제1 금속 화합물 및 상기 제2 금속 화합물에 함유된 염소 성분은 상대적으로 큰 유량으로 공급되는 제2 소스 가스에 의해 충분히 제거될 수 있다.
계속해서, 상기 제1 금속 화합물 및 제2 금속 화합물을 번갈아 반복적으로 증착하여 목적하는 두께를 갖는 제1 복합 금속 화합물 막(152)을 완성한다.
한편, 상기 제1 금속 화합물을 증착하는 단계는 제1 시간(t1) 동안 수행될 수 있으며, 제2 금속 화합물 증착하는 단계는 제2 시간(t2) 동안 수행될 수 있다. 상기 각각의 단계들은 수 내지 수십 초 동안 수행될 수 있다. 예를 들면, 상기 제1 금속 화합물 및 제2 금속 화합물은 각각 6초 동안 증착될 수 있다.
상기와 같이 제1 금속 화합물 및 제2 금속 화합물로부터 염소 성분을 충분히 제거할 수 있으므로, 상기 제1 금속 화합물 및 제2 금속 화합물은 상대적으로 낮은 온도에서 증착될 수 있으며, 이에 따라 상기 제1 복합 금속 화합물 막(152)의 단차 피복성을 향상시킬 수 있다. 예를 들면, 상기 제1 복합 금속 화합물 막(152)의 증착은 약 400℃ 내지 600℃의 온도와 약 0.1Torr 내지 4.0Torr의 압력에서 수행될 수 있다. 바람직하게는, 약 400℃ 내지 600℃의 온도와 약 0.1Torr 내지 2.5Torr의 압력에서 수행될 수 있다.
또 한편, 도시되지는 않았으나, 상기 스토리지 노드 콘택 플러그들(140)이 도프트 폴리실리콘으로 이루어진 경우, 상기 스토리지 노드 콘택 플러그들(140) 상에 오믹층(ohmic layer)으로서 기능하는 금속 실리사이드막을 더 형성할 수도 있다. 예를 들면, 티타늄 실리사이드막을 더 형성할 수 있다. 또한, 스토리지 노드 콘택 플러그들(140)이 텅스텐과 같은 금속으로 이루어진 경우, 상기 제1 복합 금속 화합물 막(152)을 형성하기 이전에 티타늄막을 더 형성할 수도 있다.
본 발명의 다른 실시예에 의하면, 상기 제2 금속 화합물을 형성하는 동안 상기 제1 소스 가스의 공급은 실질적으로 중단될 수 있다. 구체적으로, 제1 금속 화합물을 형성한 후, 제1 소스 가스의 공급을 중단시키고 제2 소스 가스의 유량을 증가시킴으로써 상기 공정 챔버 내에 잔류하는 제1 소스 가스와 상기 증가된 유량을 갖는 제2 소스 가스의 반응에 의해 제2 금속 화합물이 형성될 수 있으며, 동시에 상기 원치않는 물질이 충분히 제거될 수 있다. 즉, 상기 제1 금속 화합물을 증착하는 동안 공급된 제1 소스 가스는 상기 제1 소스 가스의 공급이 중단된 후에도 소정 시간 동안 공정 챔버 내에 잔류하며, 상기 증가된 유량을 갖는 제2 소스 가스와 반응하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 연속적으로 증착한다.
공정 온도와 소스 가스들의 공급 유량들에 따른 티타늄 질화막 증착율
공정 온도와 소스 가스들의 유량들에 따른 티타늄 질화물의 증착율을 평가하기 위하여 약 550℃ 및 700℃의 공정 온도에서 소스 가스들의 유량들의 변화에 따른 티타늄 질화막의 증착율들을 각각 측정하였다. 구체적으로, 반도체 기판을 약 550℃의 공정 온도로 가열하여 일정하게 유지시키는 상태에서 NH3 가스를 60sccm으로 공급하고 TiCl4 가스의 공급 유량 변화에 따른 티타늄 질화막들의 증착율을 측정하였으며, 반도체 기판을 700℃의 공정 온도로 가열하여 일정하게 유지시키는 상태에서 NH3 가스를 60sccm으로 공급하고 TiCl4 가스의 유량 변화에 따른 티타늄 질화막들의 증착율을 측정하였고, 실험 결과는 도 6의 그래프에 나타내었다. 한편, 공정 챔버 내부의 압력은 약 5.0Torr에서 유지되었다.
도 6을 참조하면, 700℃의 공정 온도에서, 티타늄 질화막의 증착율은 NH3 가스에 대한 TiCl4 가스의 유량비가 약 0.5 보다 큰 범위에서 포화(saturation)되었으 며, NH3 가스에 대한 TiCl4 가스의 유량비가 0.5 이하의 범위에서 급격한 피크값을 갖는 것으로 측정되었다. 이와 대조적으로, 550℃의 공정 온도에서, 티타늄 질화막의 증착율은 NH3 가스에 대한 TiCl4 가스의 유량비가 약 0.17 이상의 범위에서 큰 변화가 없음을 알 수 있었다.
도시된 바에 의하면, 700℃의 공정 온도에서, 상기 TiCl4 가스의 공급 유량이 약 30sccm보다 큰 경우 티타늄 질화막의 증착율이 약 6.1Å/sec에서 일정하게 유지되었으며, 상기 TiCl4 가스의 공급 유량이 약 14sccm인 경우 약 10.6Å/sec의 증착율이 측정되었다. 이와 대조적으로, 550℃의 공정 온도에서, 상기 TiCl4 가스의 공급 유량이 약 30sccm 이상인 경우, 티타늄 질화막의 증착율이 약 3.8Å 정도로 일정하게 측정되었으며, 상기 TiCl4 가스의 공급 유량이 30sccm보다 작은 경우에도 큰 변화는 측정되지 않았다.
상기와 같은 결과로부터 약 700℃ 정도의 공정 온도에서, 0.5 이하의 NH3 가스에 대한 TiCl4 가스의 유량비로 티타늄 질화막 증착 공정을 수행하는 것이 바람직하지 않음을 알 수 있다. 즉, 상기 유량비가 0.5 이상인 경우, 티타늄 질화막은 소스 가스들의 표면 반응에 의하여 증착된다. 그러나 상기 유량비가 0.5 이하인 경우, 기판 상에 형성되는 티타늄 질화막 증착은 소스 가스들의 표면 반응보다는 물질 전달에 의한 영향이 크기 때문에 단차 피복성 측면에서 매우 불리하다. 상기 물질 전달은 공정 챔버 내부로 유입된 제1 소스 가스와 제2 소스 가스가 기판의 상부 에서 반응한 후, 상기 반응에 의해 형성된 고상의 티타늄 질화물 입자가 기판 상에 불균일하게 흡착되는 현상을 의미하고, 상기 표면 반응은 제1 소스 가스와 제2 소스 가스가 기판의 표면 부위에서 반응하여 기판 상에 균일한 두께를 갖는 연속적인 막을 형성하는 것을 의미한다.
즉, 티타늄 질화막의 증착 공정이 소스 가스들의 표면 반응보다는 물질 전달에 의해 더 큰 영향을 받는 경우, 도시된 바와 같이 상기 티타늄 질화막의 단차 피복성은 매우 열악해질 수 있다. 이와 반대로, 티타늄 질화막의 증착 공정이 소스 가스들의 표면 반응에 의해 이루어지는 경우, 상기 티타늄 질화막의 단차 피복성은 크게 향상될 수 있다.
도시된 바와 같이, 약 550℃ 정도의 공정 온도를 유지시킬 경우, NH3 가스에 대한 TiCl4 가스의 유량비 마진을 보다 넓게 확보할 수 있다. 즉, 상기 유량비가 약 0.5 이상에서 티타늄 질화막의 증착율이 매우 일정하게 나타나며, 약 0.17에서 0.5 사이에서 티타늄 질화막의 증착율이 다소 증가함을 알 수 있다. 이는 상대적으로 낮은 유량비에서 물질 전달 현상이 발생되기 때문이다. 그러나 증착율이 포화된 값과 피크값 사이의 차이가 약 0.9Å/sec 정도로 작기 때문에 상기 700℃에서의 티타늄 질화막 증착에 비하여 적용 가능한 유량비의 범위가 상대적으로 넓다. 이는 상기 약 0.17 내지 0.5 사이의 유량비 범위에서 티타늄 질화막의 증착 공정이 물질 전달보다는 소스 가스들의 표면 반응에 의존한다는 것을 의미하며, 또한 단차 피복성 측면에서 매우 유리하다는 것을 의미한다.
결과적으로, 상기와 같은 실험 결과로부터 티타늄 질화막 증착 공정에 상대적으로 낮은 공정 온도를 적용할 경우, 티타늄 질화막의 단차 피복성을 향상시킬 수 있으며, NH3 가스에 대한 TiCl4 가스의 유량비 마진을 넓게 확보할 수 있음을 확인하였다. 또한, 상기 티타늄 질화막 하부의 반도체 구조물에 대한 열적 스트레스를 감소시킬 수 있다.
공정 압력과 소스 가스들의 공급 유량들에 따른 티타늄 질화막 증착율
공정 압력과 소스 가스들의 유량들에 따른 티타늄 질화물의 증착율을 평가하기 위하여 약 2.0Torr 및 3.0Torr의 공정 챔버 압력에서 소스 가스들의 유량들의 변화에 따른 티타늄 질화막의 증착율들을 각각 측정하였다. 구체적으로, 2.0Torr의 공정 압력에서 NH3 가스를 60sccm으로 공급하고 TiCl4 가스의 유량 변화에 따른 티타늄 질화막들의 증착율을 측정하였으며, 3.0Torr의 공정 온도에서 NH3 가스를 60sccm으로 공급하고 TiCl4 가스의 유량 변화에 따른 티타늄 질화막들의 증착율을 측정하였고, 실험 결과는 도 7의 그래프에 나타내었다. 한편, 공정 온도는 약 500℃에서 유지하였다.
또한, 공정 온도를 약 700℃로 유지시킨 상태에서 공정 챔버의 압력을 각각 2.0Torr 및 5.0Torr로 다르게 적용한 경우 티타늄 질화막들의 증착율을 측정하였으며, 실험 결과는 도 8의 그래프에 나타내었다.
도 7을 참조하면, 2.0Torr 및 3.0Torr 각각의 공정 압력에서, 약 1:1 정도의 소스 가스들의 유량비에서 티타늄 질화막의 증착율이 각각 포화되고 있으나, 3.0Torr의 압력에서 증착 공정을 수행한 경우가 2.0Torr의 압력에서 증착 공정을 수행한 경우보다 증착율이 더 빠르게 측정되었다. 이는 공정 압력이 낮을수록 티타늄 질화막의 단차 피복성이 개선될 수 있음을 의미한다.
도 8을 참조하면, 압력 변화에 따른 그래프 변화는 도 6에 도시된 온도 변화에 따른 그래프 변화와 매우 유사함을 알 수 있다. 구체적으로, 공정 챔버(102) 압력을 2Torr로 설정한 경우, 매우 넓은 유량 범위에서 소스 가스들의 표면 반응에 의한 증착 특성이 관찰되었으며, 이는 5Torr의 압력과 550℃의 공정 온도를 적용한 경우의 그래프 형태와 매우 유사하다. 이는 하부막 또는 하부 구조물에 대한 열적 스트레스를 고려할 필요가 없는 경우, 공정 온도와 공정 압력 중에서 하나만을 제어함으로써 목적하는 단차 피복성을 구현할 수 있다는 것을 의미한다. 구체적으로, 공정 온도를 약 400℃ 내지 600℃에서 조절하거나, 공정 압력을 약 4.0Torr 이하로 조절함으로써 목적하는 단차 피복성을 구현할 수 있다.
한편, 상기 제1 복합 금속 화합물 막은 제1 금속 화합물들 및 제2 금속 화합물들의 라미네이트 형태의 복합 구조를 가지므로, 후속하는 몰드막 제거를 위한 식각 공정에서 식각액의 침투를 억제할 수 있다.
도 9는 도 5에 도시된 개구들 내에 형성된 하부 전극들을 설명하기 위한 개략적인 단면도이다.
도 9를 참조하면, 상기 개구들(150)을 충분히 매립하도록 제1 복합 금속 화합물 막(152) 상에 희생막(154)을 형성한다. 상기 희생막(154)은 실질적으로 상기 몰드막(146)과 동일한 물질로 이루어질 수 있다.
이어서, 상기 제1 복합 금속 화합물 막(152)으로부터 하부 전극들(156)을 완성하기 위하여 상기 스토리지 노드 마스크 패턴(148)이 노출되도록 상기 희생막(154) 및 상기 제1 복합 금속 화합물 막(152)의 일부들을 화학적 기계적 연마 또는 에치백을 통해 제거한다.
이와는 다르게, 상기 희생막(154)은 포토레지스트로 이루어질 수도 있다. 이 경우, 상기 희생막(154)은 포토레지스트 조성물의 코팅 공정 및 베이크 공정을 통해 형성될 수 있다. 이어서, 상기 희생막(154)에 대한 전면 노광 공정 및 현상 공정을 통해 상기 희생막(154)의 상부를 제거하고, 화학적 기계적 연마를 통해 제1 복합 금속 화합물 막(152)의 상부를 제거함으로써 상기 개구들 내에 각각 하부 전극들(156)이 완성될 수 있다.
도 10은 도 9에 도시된 몰드막 및 희생막의 제거를 설명하기 위한 개략적인 단면도이다.
도 10을 참조하면, 상기 스토리지 노드 마스크 패턴(148)과, 상기 몰드막(146) 및 희생막(154)을 제거하여 하부 전극들(156)의 표면들을 노출시킨다.
상기 스토리지 노드 마스크 패턴(148)은 인산을 포함하는 식각액을 이용하는 습식 식각을 통해 제거될 수 있다.
상기 희생막(154)이 상기 몰드막(146)과 동일하게 실리콘 산화물로 이루어진 경우, 상기 몰드막(146)과 희생막(154)은 LAL 용액, SC1(standard clean 1) 용액 또는 약 100:1 내지 400:1로 희석된 불산 수용액을 이용하여 제거될 수 있다. 상기 LAL 용액은 불화암모늄과 불산 및 물의 혼합액이며, SC1 용액은 수산화암모늄, 과산화수소 및 물의 혼합액으로 이들은 반도체 제조 공정에서 널리 사용되는 세정액이다. 이와는 다르게, 상기 몰드막(146) 및 희생막(164)은 불소를 포함하는 식각 가스를 이용하는 건식 식각을 통해 제거될 수도 있다.
한편, 상기 희생막(154)이 포토레지스트로 이루어진 경우, 상기 희생막(154)은 상기 몰드막(146)의 제거 후에 애싱 및 스트립 공정을 통해 제거될 수 있다.
여기서, 상기 하부 전극들(156)은 라미네이트 형태의 복합 구조를 가지므로, 상기 식각액 또는 식각 가스가 하부의 스토리지 노드 콘택 플러그들(140)로 침투하는 것을 방지할 수 있다.
도 11은 하부 전극들 상에 형성된 유전막 및 상부 전극을 설명하기 위한 개략적인 단면도이다.
도 11을 참조하면, 상기 하부 전극들(156) 상에 유전막(158) 및 상부 전극(160)으로서 기능하는 제2 복합 금속 화합물 막을 순차적으로 형성하여 상기 트랜지스터들(124)과 전기적으로 연결된 커패시터들(162)을 완성한다. 상기 유전막(158)으로는 고유전율 물질막이 사용될 수 있다. 예를 들면, 상기 유전막(158)은 HfO2, ZrO2, HfSiO, ZrSiO, La2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 등과 같은 고유전율 물질로 이루어질 수 있다. 상기 상부 전극(160)은 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.
상기 상부 전극(160)은 상기 하부 전극들(156)과 실질적으로 동일한 방법들 을 통해 형성될 수 있다. 구체적으로, 상기 상부 전극(160)은 제3 금속 화합물들과 제4 금속 화합물들이 번갈아 반복적으로 적층된 복합 구조를 가질 수 있다. 상기 제3 금속 화합물들과 제4 금속 화합물들을 형성하는 동안 염소와 같은 할로겐 원소를 충분히 제거할 수 있으므로 상기 유전막(158)의 특성 열화를 충분히 억제할 수 있다. 또한, 상기 유전막과 상기 상부 전극을 형성하기 위한 제1소스 가스 사이의 반응이 고려될 필요가 없는 경우, 상기 상부 전극(160)은 일반적인 CVD 방법을 통해 형성될 수도 있다.
한편, 본 발명의 또 다른 실시예에 의하면, 상기 상부 전극(160)은 하기와 같은 단계들을 순차적으로 수행함으로써 형성될 수도 있다.
먼저, 상기 유전막(158) 상에 상기 제1 소스 가스와 상기 제2 소스 가스를 제3 유량비로 공급하여 제3 금속 화합물을 형성한다. 상기 제3 유량비는 제3 금속 화합물의 단차 피복성을 향상시키기 위하여 물질 전달에 의한 증착율보다 표면 반응에 의한 증착율이 더 큰 범위에서 결정되는 것이 바람직하다.
상기 제1 소스 가스의 제5 유량과 상기 제2 소스 가스의 제6유량 사이의 제3 유량비는 1:2 내지 1:10 정도로 제어될 수 있다. 달리 표현하면, 상기 제1 소스 가스와 제2 소스 가스 사이의 제3 유량비는 0.1:1 내지 0.5:1 정도로 제어될 수 있다. 이는 상기 제2 소스 가스의 제6 유량보다 제1 소스 가스의 제5 유량을 상대적으로 작게 함으로써 제3 금속 화합물 내에서의 원치않는 물질, 즉 염소의 함량을 감소시키기 위함이다. 예를 들면, 상기 제1 소스 가스의 유량은 약 20sccm으로 제어될 수 있으며, 상기 제2 소스 가스의 유량은 약 60sccm으로 제어될 수 있다.
이어서, 상기 제3 금속 화합물 상에 제1 소스 가스와 제2 소스 가스를 상기 제3 유량비와 다른 제4 유량비로 공급하여 제4 금속 화합물을 증착함과 동시에 상기 제3 금속 화합물 및 상기 제4 금속 화합물 내의 원치않는 물질을 제거한다.
구체적으로, 상기 제1 소스 가스를 상기 제5 유량보다 작은 제7 유량으로 공급하고, 상기 제2 소스 가스를 상기 제6 유량보다 큰 제8 유량으로 공급한다. 이때, 상기 제7 유량 및 제8 유량 사이의 제4 유량비는 상기 원치않는 물질을 충분히 제거하기 위하여 약 1:100 내지 1:1000 정도로 설정되는 것이 바람직하다. 달리 표현하면, 상기 제7 유량 및 제8 유량 사이의 제4 유량비는 0.001:1 내지 0.01:1 정도일 수 있다. 또한, 상기 제6 유량 및 상기 제8 유량 사이의 비는 약 1:10 내지 1:100 정도로 설정될 수 있다. 예를 들면, 상기 제4 금속 화합물을 형성하는 동안 상기 제1 소스 가스는 약 2sccm 정도로 공급될 수 있으며, 상기 제2 소스 가스는 약 1000sccm 정도로 공급될 수 있다.
상기 제3 금속 화합물 및 제4 금속 화합물을 번갈아 반복적으로 증착하여 상기 유전막(158) 상에 목적하는 두께를 갖는 제2 복합 금속 화합물 막을 형성한다. 이때, 상기 제2 복합 금속 화합물 막은 약 30Å 내지 100Å의 두께로 형성될 수 있다.
상기 제2 복합 금속 화합물 막 상에 제1 소스 가스와 제2 소스 가스를 상기 제3 유량비와 다른 제5 유량비로 공급하여 제5 금속 화합물을 증착한다. 구체적으로, 상기 제1 소스 가스의 제9 유량에 대한 상기 제2 소스 가스의 제10 유량의 제5 유량비는 약 0.5보다 크거나 같으며 2보다 작게 제어될 수 있다. 특히, 제5 금속 화합물의 증착 공정이 소스 가스들의 표면 반응에 의하여 안정적으로 수행될 수 있도록 상기 제5 유량비는 약 1:1 정도로 제어되는 것이 바람직하다. 예를 들면, 상기 제5 금속 화합물을 증착하는 동안 상기 제1 소스 가스의 제9 유량 및 제2 소스 가스의 제10 유량은 약 30sccm으로 각각 제어될 수 있다.
상기 제5 금속 화합물 상에 상기 제5 유량비와 다른 제6 유량비로 제1 소스 가스 및 제2 소스 가스를 공급하여 상기 제5 금속 화합물 상에 제6 금속 화합물을 연속적으로 증착함과 동시에 상기 제5 금속 화합물 및 제6 금속 화합물에 잔류하는 염소 성분을 제거한다. 이때, 상기 제6 유량비는 실질적으로 상기 제4 유량비와 동일하게 제어될 수 있다.
상기 제5 금속 화합물 및 제6 금속 화합물을 번갈아 반복적으로 증착하여 상기 제2 복합 금속 화합물 막 상에 목적하는 두께를 갖는 제3 복합 금속 화합물 막을 형성함으로써 상기 상부 전극(160)을 완성한다.
상기와 같이 제3 금속 화합물을 형성하는 동안 제1 소스 가스의 유량을 상대적으로 작게 제어함으로써 상기 유전막(158)과 염소의 반응을 감소시킬 수 있다. 구체적으로, 상기 유전막(158)이 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)과 같은 고유전 물질을 포함하는 경우, 사염화 하프늄(HfCl4) 또는 사염화 지르코늄(ZrCl4)과 같은 반응 부산물 생성을 억제할 수 있으며, 이에 따라 상기 유전막(158)을 통한 누설 전류 증가를 크게 억제할 수 있다.
한편, 상기한 바와 같이 상기 제5 금속 화합물을 증착하는 동안 공급되는 제 1 소스 가스의 유량은 상기 제3 금속 화합물을 증착하는 동안 공급되는 제1 소스 가스의 유량보다 크게 제어될 수 있다. 그러나 이와는 반대로, 상기 제5 금속 화합물을 증착하는 동안 공급되는 제2 소스 가스의 유량은 상기 제3 금속 화합물을 증착하는 동안 공급되는 제2 소스 가스의 유량보다 작거나 같게 제어될 수 있다. 이는 상기 제5 금속 화합물을 형성하는 동안 상기 제5 금속 화합물의 증착에서 물질 전달에 의한 영향을 충분히 배제시킴으로써 상기 제5 금속 화합물의 증착이 소스 가스들의 표면 반응에 의해서만 이루어지도록 하기 위함이다.
본 발명의 또 다른 실시예에 따르면, 상기 제4 금속 화합물 및 제6 금속 화합물을 증착하는 동안, 상기 제1 소스 가스의 공급은 실질적으로 중단될 수도 있다. 이 경우, 상기 제4 금속 화합물 및 제6 금속 화합물은 공정 챔버 내에 잔류하는 제1 소스 가스와 증가된 공급 유량을 갖는 제2 소스 가스의 반응에 의해 각각 형성될 수 있다.
한편, 상기와 같은 본 발명의 실시예들은 실린더형 커패시터 제조 방법을 설명하고 있으나, 본 발명의 실시예들에 따른 커패시터 제조 방법은 스택형 커패시터에도 바람직하게 적용될 수 있다.
상기와 같은 본 발명 실시예들에 따르면, 커패시터의 하부 전극들은 제1 금속 화합물과 제2 금속 화합물의 복합 구조를 가지므로 후속하는 몰드막 및 희생막의 식각 공정에서 식각액 또는 식각 가스의 침투를 방지할 수 있다. 따라서, 상기 하부 전극들 아래의 스토리지 노드 콘택 플러드들의 손상을 방지할 수 있다.
또한, 상기 상부 전극은 제3 금속 화합물 및 제4 금속 화합물의 복합 구조를 가지므로 유전막의 특성 열화를 억제할 수 있다. 구체적으로, 상기 제3 금속 화합물 및 제4 금속 화합물을 형성하는 동안 염소와 같은 할로겐 원소가 충분히 제거될 수 있으므로, 상기 유전막과 상기 염소 사이의 반응이 감소되며 이에 따라 유전막의 특성 열화가 억제될 수 있다.
더 나아가, 상기 상부 전극을 제2 복합 금속 화합물 막과 제3 복합 금속 화합물 막의 이중 구조로 형성할 경우, 제2 복합 금속 화합물 막을 형성하는 동안 감소된 제1 소스 가스의 공급 유량으로 인해 상기 유전막과 상기 염소 사이의 반응이 더욱 감소될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제1 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 기판 상에 제1 금속 화합물을 증착하는 단계;상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거하는 단계;상기 제1 금속 화합물과 제2 금속 화합물을 번갈아 반복적으로 증착하여 상기 기판 상에 하부 전극을 완성하는 단계; 및상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1 소스 가스는 TiCl4를 포함하고, 상기 제2 소스 가스는 NH3를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제1 유량비는 0.5 내지 10이고, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제2 유량 비는 100 내지 1000인 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1 금속 화합물을 증착하는 단계에서 공급되는 상기 제1 소스 가스의 유량은 상기 제2 금속 화합물을 증착하는 단계에서 공급되는 상기 제1 소스 가스의 유량보다 큰 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제2 금속 화합물을 증착하는 단계에서 공급되는 상기 제2 소스 가스의 유량은 상기 제1 금속 화합물을 증착하는 단계에서 공급되는 상기 제2 소스 가스의 유량보다 큰 것을 특징으로 하는 커패시터 제조 방법.
- 제5항에 있어서, 상기 제1 금속 화합물을 증착하는 단계에서의 상기 제2 소스 가스의 공급 유량과 상기 제2 금속 화합물을 증착하는 단계에서의 상기 제2 소스 가스의 공급 유량 사이의 비는 1 : 10 내지 100인 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1 금속 화합물 및 상기 제2 금속 화합물은 400℃ 내지 600℃의 온도에서 증착되는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1 금속 화합물 및 상기 제2 금속 화합물은 0.1Torr 내지 4.0Torr의 압력에서, 그리고 400℃ 내지 700℃의 온도에서 증착되는 것을 특 징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 상부 전극은 상기 하부 전극과 실질적으로 동일한 방법으로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 유전막은 고유전율 물질을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제10항에 있어서, 상기 상부 전극을 형성하는 단계는,표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제3 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 유전막 상에 제3 금속 화합물을 증착하는 단계;상기 제3 유량비와 다른 제4 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 제3 금속 화합물 상에 제4 금속 화합물을 증착하는 단계;상기 제3 금속 화합물과 상기 제4 금속 화합물을 번갈아 반복적으로 증착하여 상기 유전막 상에 제1 복합막을 형성하는 단계;상기 제1 소스 가스와 제2 소스 가스에 의한 표면 반응이 이루어지도록 상기 제3 유량비와 다른 제5 유량비로 상기 제1 소스 가스와 제2 소스 가스를 공급하여 상기 제1 복합막 상에 제5 금속 화합물을 증착하는 단계;상기 제5 유량비와 다른 제6 유량비로 상기 제1 소스 가스와 제2 소스 가스 를 공급하여 상기 제5 금속 화합물 상에 제6 금속 화합물을 증착하는 단계; 및상기 제5 금속 화합물과 상기 제6 금속 화합물을 번갈아 반복적으로 증착하여 상기 제1 복합막 상에 제2 복합막을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제11항에 있어서, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제3 유량비는 2 내지 10인 것을 특징으로 하는 커패시터 제조 방법.
- 제11항에 있어서, 상기 제5 금속 화합물을 증착하는 단계에서의 상기 제1 소스 가스의 유량은 상기 제3 금속 화합물을 증착하는 단계에서의 상기 제1 소스 가스의 유량보다 큰 것을 특징으로 하는 커패시터 제조 방법.
- 제11항에 있어서, 상기 제1 소스 가스에 대한 상기 제2 소스 가스의 제5 유량비는 0.5보다 크거나 같으며 2보다 작은 것을 특징으로 하는 커패시터 제조 방법.
- 제11항에 있어서, 상기 제1 복합막은 30Å 내지 100Å의 두께를 갖도록 형성되는 것을 특징으로 하는 커패시터 제조 방법.
- 제10항에 있어서, 상기 상부 전극을 형성하는 단계는,표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제3 유량비로 상기 제1 소스 가스와 상기 제2 소스 가스를 공급하여 상기 유전막 상에 제3 금속 화합물을 증착하는 단계;상기 제1 소스 가스의 공급을 중단시키고 상기 제3 금속 화합물을 증착하는 단계보다 증가된 유량을 갖는 제2 소스 가스를 공급하여 상기 기판이 위치된 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 제2 소스 가스의 반응에 의한 제4 금속 화합물을 상기 제3 금속 화합물 상에 증착하는 단계;상기 제3 금속 화합물 및 제4 금속 화합물을 번갈아 반복적으로 증착하여 상기 유전막 상에 제1 복합막을 형성하는 단계;상기 제1 소스 가스와 제2 소스 가스에 의한 표면 반응이 이루어지도록 상기 제3 유량비와 다른 제4 유량비로 상기 제1 소스 가스와 제2 소스 가스를 공급하여 상기 제1 복합막 상에 제5 금속 화합물을 증착하는 단계;상기 제1 소스 가스의 공급을 중단시키고 상기 제5 금속 화합물을 증착하는 단계보다 증가된 유량을 갖는 제2 소스 가스를 공급하여 상기 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 제2 소스 가스의 반응에 의한 제6 금속 화합물을 상기 제5 금속 화합물 상에 증착하는 단계; 및상기 제5 금속 화합물 및 제6금속 화합물을 번갈아 반복적으로 증착하여 상기 제1 복합막 상에 제2 복합막을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 공정 챔버 내에 위치된 기판 상에 제1 금속 화합물을 증착하는 단계;상기 제1 소스 가스의 공급을 중단시키고 제2 소스 가스의 공급 유량을 증가시켜 상기 공정 챔버 내부에 잔류하는 제1 소스 가스와 상기 증가된 공급 유량을 갖는 제2 소스 가스의 반응에 의한 제2 금속 화합물을 상기 제1 금속 화합물 상에 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질을 제거하는 단계;상기 제1 금속 화합물과 상기 제2 금속 화합물을 번갈아 반복적으로 증착하여 상기 기판 상에 하부 전극을 형성하는 단계; 및상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 커패시터 제조 방법.
- 기판 상에 형성된 반도체 구조물과 전기적으로 연결된 콘택 플러그를 포함하는 절연막 및 상기 콘택 플러그를 노출시키는 개구를 갖는 몰드막을 순차적으로 형성하는 단계;표면 반응에 의한 증착율이 물질 전달에 의한 증착율보다 큰 제1 유량비로 금속을 포함하는 제1 소스 가스와 상기 금속과 결합 가능한 물질을 포함하는 제2 소스 가스를 공급하여 상기 콘택 플러그, 상기 개구의 내측면 및 상기 몰드막 상에 제1 금속 화합물을 증착하는 단계;상기 제1 소스 가스와 제2 소스 가스를 상기 제1 유량비와 다른 제2 유량비로 공급하여 상기 제1 금속 화합물 상에 제2 금속 화합물을 증착함과 동시에 상기 제1 금속 화합물 및 상기 제2 금속 화합물로부터 원치않는 물질(unwanted material)을 제거하는 단계;상기 제1 금속 화합물과 제2 금속 화합물을 번갈아 반복적으로 증착하여 복합 금속 화합물 막을 형성하는 단계;상기 몰드막의 상부 표면 상의 금속 화합물 막 부분을 제거하여 상기 콘택 플러그와 전기적으로 연결된 하부 전극을 완성하는 단계; 및상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제18항에 있어서, 상기 복합 금속 화합물 막이 형성된 개구를 매립하는 희생막을 상기 복합 금속 화합물 막 상에 형성하는 단계를 더 포함하며, 상기 몰드막 상의 금속 화합물 막 부분은 화학적 기계적 연마에 의해 제거되는 것을 특징으로 하는 커패시터 제조 방법.
- 제19항에 있어서, 상기 하부 전극을 형성한 후 상기 몰드막 및 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
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