KR100439028B1 - 2단계 증착방식을 이용한 반도체 장치의 제조방법 - Google Patents

2단계 증착방식을 이용한 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 캐패시터의 상부전극과 노드저항으로 사용되는 티타늄 질화막을 2단계로 증착하여 상부전극의 스텝 커버리지를 향상시킴과 동시에 노드저항의 저항산포를 개선할 수 있는 티타늄 질화막을 증착하는 방법에 관한 것이다.
본 발명은 캐패시터의 상부전극 및 노드저항을 구비한 반도체 장치에 있어서, 웨이퍼의 에지부분과 웨이퍼의 중앙부분에서의 증착율이 서로 다른 조건으로 상기 상부전극 및 노드저항용 박막을 증착하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 상부전극 및 노드저항용 박막을 증착하는 방법은 상기 웨이퍼의 에지부분과 중앙부분에서의 증착율이 동일한 조건으로 1차 증착하는 단계와; 상기 웨이퍼의 에지부분보다 중앙부분의 증착율이 큰 조건으로 2차 증착하는 단계를 포함한다.
상기 박막은 티타늄 질화막으로서, NH3/TiCl4 비가 3.3 이하인 조건에서 1차 증착하고, NH3/TiCl4 비가 16.7 이상인 조건에서 2차 증착하거나; 2차 증착시 1차 증착압력보다 높은 증착압력으로 증착하거나; 또는 2차 증착시 증착개스가 웨이퍼에 도달하는 거리가 에지부분보다 중앙부분에서 더 길게 되는 증착조건으로 증착한다.

Description

2단계 증착방식을 이용한 반도체 장치의 제조방법{Method for Fabricating Semiconductor Device using two step deposition}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 구체적으로는 2단계 증착방식을 이용하여 캐패시터의 상부전극의 스텝 커버리지를 향상시킴과 동시에 노드저항의 저항산포를 개선할 수 있는 티타늄 질화막의 증착방법에 관한 것이다.
도 1은 종래의 반도체 메모리장치인 디램소자의 단면 구조를 도시한 것이다. 도 1을 참조하면, 반도체 기판(100)은 셀영역(110)과 주변영역(115)으로 구분되고, 셀영역(110)상에는 소자 분리막(121)에 의해 한정된 액티브영역에 게이트산화막(123), 게이트(124) 및 소오스/드레인용 불순물영역(126)을 구비한 모스 트랜지스터가 형성된다.
또한, 셀영역(110)에는 콘택(134)을 통해 불순물영역(126)중 하나의 영역에 연결되는 비트라인(128)이 형성되고, 콘택(132)을 통해 소오스/드레인용 불순물영역(126)중 다른 영역에 연결되는 스토리지 노드인 하부전극(140), 유전체막(150)과 상부전극(161)을 구비한 캐패시터가 절연막(130)상에 형성된다. 그리고, 주변영역(115)에는 절연막(130)상에 노드저항(163)이 형성된다.
종래의 디램소자에 있어서, 캐패시터의 상부전극(161)과 노드저항(163)으로 티타늄 질화막(160)이 증착되는데, 티타늄 질화막(160)을 원자층 증착법(ALD)으로 증착할 때 캐패시터의 상부전극(161)으로 작용하는 티타늄 질화막과 노드저항(163)으로 작용하는 티타늄 질화막의 증착조건이 다르다.
즉, 캐패시터의 상부전극(161)으로 작용하는 티타늄 질화막은 누설전류와 캐패시턴스 등과 같은 전기적 특성과 TDDB(Time Dependence of Dielectric Breakdown) 등과 같은 신뢰성 특성을 얻기 위해서는 스텝 커버리지가 우수하여야 한다. 한편, 노드저항(163)으로 작용하는 티타늄 질화막은 소자에 최적화된 균일도(uniformity)를 가져야 하는데, 이를 위해서는 티타늄 질화막의 저항 산포를 최적화시켜야 한다. 이는 노드저항(163)의 저항 산포가 크게 되면, 원하는 저항값의 범위를 벗어날 확률이 높아지게 되고, 정해진 저항값의 범위를 벗어나게 되면 오동작을 일으키게 되어 수율을 저하시키기 때문이다.
그러나, 우수한 스텝 커버리지를 얻기 위한 티타늄 질화막의 증착조건과 최적화된 저항 산포를 얻기 위한 티타늄 질화막의 증착 조건이 상반되기 때문에, 종래의 원자증착법을 이용한 티타늄 질화막의 증착방법은 상기 조건을 모두 만족시킬 수 없었다.
즉, 우수한 스텝 커버리지를 얻기 위해서는 NH3/TiCl4 비(ratio)가 낮은 증착조건으로 티타늄 질화막을 증착하여야 하고, 저항산포를 줄이기 위해서는 NH3/TiCl4 비가 높은 증착조건으로 티타늄 질화막을 증착하여야 한다.
도 2는 종래의 방법으로 티타늄 질화막을 증착하였을 때 티타늄 질화막의 스텝 커버리지를 보여주는 사진으로서, 상측의 사진은 캐패시터의 상측 부분에서의 스텝 커버리지를 보여주는 것이고, 하측의 사진은 캐패시터의 하측 부분에서의 스텝 커버리지를 보여주는 것이다.
도 2를 참조하면, NH3/TiCl4 비가 16.7 인 증착조건으로 증착하였을 경우로서, 캐패시터의 상측(top) 부위에서는 티타늄 질화막이 150Å의 두께로 증착됨에 반하여 캐패시터의 하측(bottom) 부위에서는 티타늄 질화막이 30Å의 두께로 증착되어 스텝 커버리지가 열악함을 보여준다.
도 3과 도 4는 종래의 원자층 증착법으로 티타늄 질화막을 증착하였을 때, 로딩 이펙트에 의한 티타늄 질화막의 저항산포 및 증착두께를 보여주는 사진이다.
티타늄 질화막을 원자층 증착법으로 증착할 때 패턴밀도에 따라 증착되는 질화막의 두께가 달라지는 로딩 이펙트가 존재하게 되는데, 웨이퍼상의 위치에 따라 로딩 이펙트가 서로 다르게 되어 티타늄 질화막의 증착두께가 달라진다.
티타늄 질화막이 베어 웨이퍼상에서는 웨이퍼상의 위치에 관계없이 티타늄질화막이 320Å의 두께로 증착되지만, 상기 베어 웨이퍼상에서의 증착조건과 동일한 증착조건으로 패턴 웨이퍼상에 증착하게 되면 도 3에 도시된 바와같이, 중앙부분에 160Å의 두께로 증착됨에 반하여 에지부분에서는 195Å의 두께로 증착된다.
따라서, 웨이퍼의 에지부분에서는 티타늄 질화막이 2986Ω의 저항값을 갖음에 반하여 중앙부분에서는 3239Ω의 저항값을 갖게 된다. 이로써, 패턴된 웨이퍼상에서 위치에 따른 저항산포가 균일하지 않음을 알 수 있다.
이때, 베어 웨이퍼(bare wafer)는 그의 상부에 패턴이 형성되지 않은 논-패턴 웨이퍼(non-patterned wafer)를 의미하며, 패턴 웨이퍼(patterned wafer)는 그의 상부에 패턴이 형성되어 있는 웨이퍼를 의미한다.
도 4를 참조하면, 논-패턴 웨이퍼상에 티타늄 질화막을 650Å의 두께로 증착할 때와 동일한 증착조건하에서 패턴 웨이퍼상에 티타늄 질화막을 증착할 때, 웨이퍼의 에지부분에서의 로딩 이펙트와 웨이퍼의 중앙부분에서의 로딩 이펙트가 서로 다르기 때문에, 웨이퍼의 중앙부분에서의 티타늄 질화막이 웨이퍼의 에지부분에서보다 얇게 증착됨을 알 수 있다.
이때, 웨이퍼상의 각 위치에 따른 티타늄 질화막의 증착두께와 로딩 이펙트는 하기의 (표 1)와 같다. (표 1)에서, A는 논-패턴 웨이퍼상에 증착된 티타늄 질화막의 두께를 의미하며, B는 패턴 웨이퍼상에 증착된 티타늄 질화막의 두께를 의미한다.
하기의 (표 1)로부터, 동일한 증착조건하에서 티타늄 질화막을 증착하였을 경우, 논패턴 웨이퍼상에서는 웨이퍼상의 위치에 관계없이 전영역에 걸쳐 티타늄질화막이 균일한 두께로 증착되므로, 티타늄 질화막의 증착두께에 대한 균일도가 우수함을 알 수 있다. 반면에, 패턴 웨이퍼상에서는 로딩 이펙트에 의해 중앙부분이 에지부분보다 티타늄 질화막이 상대적으로 얇게 증착됨을 알 수 있다.
A : 증착두께 B : 증착두께 로딩 이펙트
웨이퍼의 상측부분(T) 650Å 393Å 60.5%
웨이퍼의 중앙부분(C) 650Å 322Å 49.5%
웨이퍼의 하측부분(B) 650Å 409Å 62.9%
웨이퍼의 좌측부분(L) 650Å 397Å 61.1%
웨이퍼의 우측부분(R) 650Å 395Å 60.8%
따라서, 패턴 웨이퍼상에서는 웨이퍼상의 위치에 따라 티타늄 질화막의 증착두께가 달라지므로, 노드저항의 저항 산포가 열악해지는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 2단계 증착방식을 이용하여 캐패시터의 상부전극 및 노드저항을 위한 티타늄 질화막을 증착하는 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 캐패시터의 상부전극의 스텝 커버리지를 향상시키고 노드저항의 저항산포를 개선할 수 있는 티타늄 질화막을 증착하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 로딩 이펙트를 감안하여 웨이퍼의 중앙부분이 에지부분에서보다 두껍게 증착되는 조건으로 증착하여, 증착두께에 대한 균일도를 향상시킬 수 있는 티타늄 질화막을 증착하는 방법을 제공하는 데 있다.
도 1은 종래의 반도체 메모리장치의 단면구조도,
도 2는 종래의 NH3/TiCl4 비에 따른 티타늄 질화막의 스텝 커버리지를 보여주는 도면,
도 3은 종래의 웨이퍼상의 위치에 따른 티타늄 질화막의 저항산포를 보여주는 도면,
도 4는 종래의 로딩 이펙트에 따른 웨이퍼상의 위치별 티타늄 질화막의 증착두께를 보여주는 도면,
도 5는 본 발명의 실시예에 따른 2단계 증착방식을 이용한 반도체 메모리장치의 제조방법을 설명하기 위한 단면 구조도,
도 6은 본 발명의 NH3/TiCl4 비에 따른 티타늄 질화막의 스텝 커버리지를 보여주는 도면,
도 7은 본 발명의 NH3/TiCl4 비에 따른 웨이퍼의 중심부분에 증착된 티타늄 질화막과 에지부분에 증착된 티타늄 질화막의 두께차를 보여주는 도면,
도 8a 및 도 8b는 발명의 2단계 증착방식에 따라 증착된 티타늄 질화막의 개선된 저항산포를 보여주는 도면,
도 9는 본 발명의 2단계 증착방식을 예시적으로 설명하기 위한 도면,
*도면의 주요부분에 대한 부호의 설명*
500 : 반도체 기판 510 : 셀영역
515 : 주변영역 521 : 소자분리막
523 : 게이트 절연막 524 : 게이트
526 : 불순물영역 528 : 비트라인
530 : 절연막 532, 534 : 콘택홀
540 : 캐패시터 하부전극 550 : 유전막
560, 570 : 티타늄 질화막 561, 571 : 캐패시터 상부전극
563, 573 : 노드저항
이와 같은 목적을 달성하기 위한 본 발명은 캐패시터의 상부전극 및 노드저항을 구비한 반도체 장치에 있어서, 웨이퍼의 에지부분과 웨이퍼의 중앙부분에서의 증착율이 서로 다른 조건으로 상기 상부전극 및 노드저항용 박막을 증착하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 상부전극 및 노드저항용 박막을 증착하는 방법은 상기 웨이퍼의 에지부분과 중앙부분에서의 증착율이 동일한 조건으로 1차 증착하는 단계와; 상기 웨이퍼의 에지부분보다 중앙부분의 증착율이 큰 조건으로 2차 증착하는 단계를 포함한다.
상기 박막은 티타늄 질화막으로서, NH3/TiCl4 비가 3.3 이하인 조건에서 1차 증착하고, NH3/TiCl4 비가 16.7 이상인 조건에서 2차 증착하거나; 2차 증착시 1차 증착압력보다 높은 증착압력으로 증착하거나; 또는 2차 증착시 증착개스가 웨이퍼에 도달하는 거리가 에지부분보다 중앙부분에서 더 길게 되는 증착조건으로 증착한다.
상기 박막은 1차 증착시 그의 총증착두께중 50 내지 90% 의 두께로 증착하고, 2차 증착시 10 내지 50% 의 두께로 증착한다.
상기 박막은 로딩 이펙트를 감안하여 웨이퍼의 에지부분보다 중앙부분에서 더 두껍게 증착되는 조건으로 원자층 증착법 또는 화학기상증착법으로 증착한다.
또한, 본 발명은 양호한 스텝 커버리지를 얻기 위한 증착조건으로 티타늄 질화막을 증착하는 제1단계와; 균일한 저항산포를 얻기 위한 증착조건으로 티타늄 질화막을 증착하는 제2단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리장치의 단면 구조를 도시한 것이다.
도 5를 참조하면, 반도체 기판(500)은 셀영역(510)과 주변영역(515)으로 구분되고, 상기 셀영역(510)상에는 소자 분리막(521)에 의해 한정된 액티브영역에 게이트 산화막(523), 게이트(524) 및 소오스/드레인용 불순물영역(526)을 구비한 모스 트랜지스터가 형성된다. 또한, 셀영역(510)에는 콘택(534)을 통해 불순물영역(526)중 하나의 영역에 연결되는 비트라인(528)이 형성된다.
기판전면에 걸쳐 절연막(530)이 형성되고, 셀영역(510)의 절연막(530)상에는 콘택(532)을 통해 소오스/드레인용 불순물영역(526)중 다른 영역에 연결되는 스토리지 노드인 하부전극(540), 유전체막(550) 및 적층구조의 상부전극(561, 571)을 구비한 캐패시터가 형성된다. 그리고, 주변영역(515)의 절연막(530)상에는 적층구조의 노드저항(563, 573)이 형성된다.
본 발명의 실시예에서는, 상기 캐패시터의 상부전극과 노드저항을 위한 티타늄 질화막을 2단계 원자층 증착법(2-step ALD)으로 증착하는데, 제1단계에서는 상부전극의 우수한 스텝 커버리지를 얻기 위한 증착조건으로 제1티타늄 질화막(560)을 증착하고, 제2단계에서는 노드저항의 저항산포를 개선하기 위한 증착조건으로 제2티타늄 질화막(570)을 증착한다.
이때, 제1티타늄 질화막(560)과 제2티타늄 질화막(570)중 셀영역(510)에 형성된 부분(561), (571)은 캐패시터의 상부전극으로 작용하고, 주변영역(515)에 형성된 부분(563), (573)은 노드저항으로 작용한다.
본 발명의 실시예에 따른 2단계 원자층 증착법에 의해 상부전극 및 노드저항용 티타늄 질화막을 증착하는 방법에 대하여 보다 상세히 설명하면 다음과 같다.
먼저, 티타늄 질화막의 2단계 원자층 증착공정중 캐패시터의 상부전극의 스텝 커버리지를 향상시키기 위한 제1단계 증착공정에 대하여 설명한다.
메모리 소자의 크기가 보다 미세하게 축소됨에 따라, 원하는 캐패시턴스를 얻기 위하여 캐패시터 구조가 점점 복잡해지는데, 종횡비가 10 이상인 캐패시터 전극구조에서는 스텝 커버리지가 우수해야 한다.
OSC(one cylinder storage) 캐패시터 전극구조에서 하측 부위의 티타늄 질화막의 두께는 유전막과 티타늄 질화막상에 형성되는 플레이트용 폴리실리콘막과의 반응을 막을 수 있는 최소 두께이상으로 증착되어야 한다. 이때, 반응을 억제할 수 있는 질화티타늄막의 최소한의 두께를 약 80Å 이라 하며, 로딩 이펙트를 40% 로 고려하고, 스텝 커버리지를 80% 라 가정할 때, 논패턴 웨이퍼상에 증착되는 티타늄 질화막은 250Å의 두께로 증착하여야 한다.
따라서, 스텝 커버리지에 따라 증착되는 막의 두께가 크게 달라지며, 스텝커버리지는 증착조건중 NH3/TiCl4 비에 크게 의존하는데, 대략적으로 NH3/TiCl4 비가 3.3 이하가 되어야 스텝 커버리지가 80% 이상 될 수 있다.
그러므로, 2단계 원자층 증착공정중 제1단계 증착공정에서는 양호한 스텝 커버리지를 얻기 위하여 티타늄 질화막을 NH3/TiCl4 비가 3.3 이하가 되는 증착조건으로 증착한다.
다음, 노드저항의 저항산포를 개선할 수 있는 티타늄 질화막의 제2단계 증착공정에 대하여 설명한다.
티타늄 질화막을 원자층 증착법으로 증착할 때, 웨이퍼의 중앙부분에 증착되는 티타늄 질화막이 웨이퍼의 에지부분보다 20Å 정도 두껍게 증착되는 증착조건으로 증착하여야 노드저항의 저항산포 특성이 좋아진다. 그 이유는 티타늄 질화막이 베어 웨이퍼상에서 증착될 때보다 상대적으로 패턴밀도가 큰 패턴 웨이퍼상에 증착될 때, 티타늄 질화막이 웨이퍼의 에지부분보다 중앙부분에서 증착두께가 얇아지는 로딩 이펙트가 존재하기 때문이다.
통상적으로, 패턴밀도에 따라 로딩 이펙트가 차이나는데, 대략적으로 베어 웨이퍼상에 증착되는 티타늄 질화막의 두께를 100Å으로 볼 때 패턴 웨이퍼상에 증착되는 티타늄 질화막의 두께는 40-70Å 가 된다. 이로부터, 원자층 증착법에 의해 증착되는 티타늄 질화막의 로딩 이펙트는 40-70% 로 볼 수 있다. 이때, 로딩 이펙트는 티타늄 질화막의 원자층 증착장비의 개스 플로우(gas flow) 및 하드 웨이퍼(hard wafer) 특성상 웨이퍼의 에지부분보다 중앙부분에서 더 큰 값을 갖는다.
따라서, 본 발명의 2단계 원자층 증착공정중 제2단계의 증착공정은 티타늄 질화막이 패턴 웨이퍼상의 위치별 로딩 이펙트 차이를 감안하여 웨이퍼의 에지부위보다 중앙부분에서 상대적으로 높게 증착되는 조건으로 진행하는데, 이때 도 7에 도시된 바와같이 NH3/TiCl4 비가 16.7 이상인 증착조건에서 진행한다. 결과적으로는, 제2단계에서는 웨이퍼의 에지부분보다 중앙부분에서의 증착두께가 얇아지는 로딩 이펙트를 감안하여 에지부분보다 중앙부분에서 두껍게 되는 조건으로 티타늄 질화막을 증착하여 줌으로써, 티타늄 질화막이 웨이퍼상의 위치에 따라 균일한 두께로 증착되어 노드저항의 산포가 개선된다.
상기한 바와 같이, 본 발명의 실시예에서는 티타늄 질화막의 스텝 커버리지를 향상시킴과 동시에 저항산포를 개선하기 위하여, 제1단계에서는 웨이퍼의 에지부분과 중앙부분에서 동일한 증착율로 증착한 다음 제2단계에서는 웨이퍼의 중앙부분에서 에지부분보다 높은 증착율로 티타늄 질화막을 증착한다. 이때, 2단계 원자층 증착방식으로 티타늄 질화막을 증착할 때, 제1단계에서는 제1티타늄 질화막(560)의 유전체막상에 형성되는 티타늄 질화막의 총 두께의 50 내지 90%를 증착하고, 제2단계에서는 제2티타늄 질화막(570)의 두께를 티타늄 질화막의 총두께의 10 내지 50%를 증착함으로써, 스텝 커버리지특성과 저항산포 특성을 향상시킬 수 있다.
예를 들어, 유전체막상에 증착될 티타늄 질화막의 총 두께를 320Å 이라 가정하면, 제1단계에서는 250Å 의 두께로 티타늄 질화막을 증착하고, 제2단계에서는 100Å의 증착한다. 이때, 제2단계에서 로딩 이펙트를 감안하여 웨이퍼의 중앙부분에서 웨이퍼의 에지부분보다 티타늄 질화막이 20 내지 40Å 정도 두껍게 증착되도록 하기 위해서 NH3/TiCl4 비가 16.7 이상인 증착조건으로 증착한다.
본 발명의 실시예에서는 티타늄 질화막을 2단계 원자층 증착법에 의해 증착한 경우를 예를 들어 설명하였으나, 2단계 CVD 증착방법으로 티타늄 질화막을 증착하는 경우에도 동일한 효과를 얻을 수 있다.
또한, 본 발명은 NH3/TiCl4 비를 조절하여 티타늄 질화막을 2단계 증착법으로 증착하였으나, 증착장치의 하드웨어를 변경하여 증착할 수도 있다. 예를 들어, 도 9에 도시된 바와같이 샤워헤드(92)로부터 웨이퍼(91)로 개스가 전달되는 거리를 웨이퍼의 중앙부분과 에지부분에서 서로 다르게 하거나, 또는 증착압력을 서로 다르게 하여 증착할 수도 있다.
즉, 제1단계에서는 스텝 커버리지를 향상시키기 위한 증착조건으로 티타늄 질화막을 증착한 다음 제2단계에서는 샤워헤드로부터 웨이퍼의 에지부분보다 중앙부분으로의 개스가 도달하는 거리를 다르게 하여 줌으로써, 웨이퍼의 에지부분보다 중앙부분에서 증착되는 티타늄 질화막의 두께가 두껍게 되는 조건으로 티타늄 질화막을 증착하므로써, 저항산포를 개선할 수 있다.
또한, 제1단계에서 스텝 커버리지를 향상시키기 위한 증착조건으로 증착한 다음 제1단계의 증착압력(5torr)보다 증착압력을 7 내지 10torr 으로 증가시켜, 웨이퍼의 에지부분보다 중앙부분에서 증착되는 티타늄 질화막의 두께가 두껍게 되는 조건으로 티타늄 질화막을 증착하므로써, 저항산포를 개선할 수 있다.
도 6은 본 발명의 2단계 원자층 증착법으로 티타늄 질화막을 증착한 경우의 스텝 커버리지를 보여주는 사진으로서, 제2단계 증착공정에서 NH3/TiCl4 비가 3.3 인 증착조건으로 증착한 경우로서, 캐패시터의 상부전극의 스텝커버리지가 우수함을 알 수 있다.
도 7는 NH3/TiCl4 비에 따른 웨이퍼의 에지부분과 중앙부분에서의 티타늄 질화막의 두께차를 보여주는 도면이다. 도 7을 참조하면, 웨이퍼의 중앙부분에서 티타늄 질화막을 에지부분보다 두껍게 증착하기 위해서는 NH3/TiCl4 비가 3.33 이하 또는 16.67 이상이어야 하는데, 비가 3.33 이하에서는 증착속도가 낮고 비저항이 높으므로, 16, 67 이상의 증착조건으로 증착한다.
본 발명에서는 제2증착단계에서 패턴밀도에 따른 로딩 이펙트를 고려하여 웨이퍼의 에지부분보다 중앙부분에서 티타늄 질화막이 두껍게 증착되는 조건 즉, NH3/TiCl4 비가 16.7 이상인 조건에서 증착하므로써, 결과적으로 티타늄 질화막의 두께 균일도를 향상시켜 저항산포를 개선하는 것이다.
도 8a 및 도 8b 는 2단계 원자층 증착법으로 티타늄 질화막을 증착하였을 때의 노드저항의 산포를 도시한 것으로서, 각각 노드저항이 30Ω인 경우와 3000Ω 인 경우에 있어서 종래의 방법과 본 발명의 2단계 증착방법에 의해 티타늄 질화막을 증착하였을 때의 저항산포특성을 보여주는 도면이다. 도 8a 및 도 8b를 참조하면, 종래의 방법으로 증착된 티타늄 질화막(81), (85)에 비하여 본 발명의 2단계 원자층 증착법 또는 2단계 CVD 증착법을 이용하여 증착된 티타늄 질화막(82, 86), (83, 87)의 경우, 노드저항의 저항산포가 크게 개선되었음을 알 수 있다.
상기한 바와같은 본 발명에 따르면, 티타늄 질화막을 2단계 증착법으로 증착하여 줌으로써 캐패시터의 상부전극의 스텝 커버리지를 향상시킴과 동시에 노드저항의 저항산포를 개선할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 캐패시터의 상부전극 및 노드저항을 구비한 반도체 장치에 있어서,
    웨이퍼의 에지부분과 중앙부분에서의 증착율이 동일한 조건으로 상부전극 및 노드저항용 박막을 증착하는 제1단계와;
    상기 웨이퍼의 에지부분보다 중앙부분의 증착율이 큰 조건으로 상기 상부전극 및 노드저항용 박막을 증착하는 제2단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 상부전극 및 노드저항용 박막은 티타늄 질화막으로서, NH3/TiCl4 비가 낮은 조건으로 1차 증착하고, NH3/TiCl4 비가 높은 조건으로 2차 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 상부전극 및 노드저항용 박막은 NH3/TiCl4 비가 3.3이하인 조건으로 1차 증착하고, NH3/TiCl4 비가 16.7 이상인 조건으로 2차 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서, 상기 상부전극 및 노드저항용 박막은 1차 증착압력보다 2차 증착압력이 더 높은 조건으로 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서, 상기 상부전극 및 노드저항용 박막은 2차 증착시 증착개스가 웨이퍼에 도달하는 거리가 에지부분보다 중앙부분에서 더 길게 되는 증착조건으로 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서, 상기 상부전극 및 노드저항용 박막은 1차 증착시 그의 총증착두께중 50 내지 90% 의 두께로 증착하고, 2차 증착시 10 내지 50% 의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서, 상기 상부전극 및 노드저항용 박막을 원자층 증착법 또는 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 웨이퍼의 에지부분과 중앙부분에서의 증착율이 동일한 조건으로 티타늄 질화막을 증착하는 제1단계와;
    상기 웨이퍼의 에지부분보다 중앙부분의 증착율이 큰 조건으로 상기 티타늄 질화막을 증착하는 제2단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서, 제1단계는 NH3/TiCl4 비가 3.3 이하인 증착조건에서 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 삭제
  13. 제 10 항에 있어서, 상기 제2단계는 NH3/TiCl4 비가 16.7 이상인 조건에서 진행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 삭제
  15. 제 10 항에 있어서, 상기 제1단계에서는 5 torr 의 압력으로 티타늄 질화막을 증착하고, 제2단계에서는 7 내지 10 torr 의 압력으로 티타늄 질화막을 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 10 항에 있어서, 제2단계는 웨이퍼상의 에지부분과 중앙부분에 증착개스가 도달하는 거리를 서로 다르게 하여 티타늄 질화막을 증착하여 주는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 10 항에 있어서, 상기 티타늄 질화막을 원자층 증착법 또는 화학기상증착법으로 증착하는 것을 특징으로 하는 티타늄 질화막 증착방법.
  18. 제 10 항에 있어서, 상기 티타늄 질화막은 1차 증착시 그의 총증착두께중 50 내지 90% 의 두께로 증착하고, 2차 증착시 10 내지 50% 의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조방법.
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