JPH09219501A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09219501A JPH09219501A JP8263408A JP26340896A JPH09219501A JP H09219501 A JPH09219501 A JP H09219501A JP 8263408 A JP8263408 A JP 8263408A JP 26340896 A JP26340896 A JP 26340896A JP H09219501 A JPH09219501 A JP H09219501A
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Abstract
(57)【要約】
【課題】 容量素子の容量絶縁膜を構成する酸化タンタ
ル膜上に上部電極材料であるＴｉＮ膜をＣＶＤ法で堆積
する際の容量絶縁膜の耐圧劣化を防止する。 【解決手段】 容量素子の容量絶縁膜を構成する酸化タ
ンタル膜の上部に、チタン含有ソースガスと窒素含有還
元性ガスとを用いたＣＶＤ法でＴｉＮ膜を堆積する際、
あらかじめ酸化タンタル膜の表面に保護膜を形成してお
くことにより、酸化タンタル膜が窒素含有還元性ガスと
接触しないようにする。
ル膜上に上部電極材料であるＴｉＮ膜をＣＶＤ法で堆積
する際の容量絶縁膜の耐圧劣化を防止する。 【解決手段】 容量素子の容量絶縁膜を構成する酸化タ
ンタル膜の上部に、チタン含有ソースガスと窒素含有還
元性ガスとを用いたＣＶＤ法でＴｉＮ膜を堆積する際、
あらかじめ酸化タンタル膜の表面に保護膜を形成してお
くことにより、酸化タンタル膜が窒素含有還元性ガスと
接触しないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、容量素子（キャパ
シタ）の容量絶縁膜を高誘電体材料で構成したメモリセ
ルを有する半導体集積回路装置に適用して有効な技術に
関するものである。
置およびその製造技術に関し、特に、容量素子（キャパ
シタ）の容量絶縁膜を高誘電体材料で構成したメモリセ
ルを有する半導体集積回路装置に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭ(Dynamic Random
Access Memory)は、メモリセルの微細化に伴う容量素子
の蓄積電荷量の減少を補うために、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に容量素子を配置するスタックド・キ
ャパシタ(stacked capacitor)構造を採用している。さ
らに、この容量素子の下部電極（蓄積電極）をフィン状
あるいは円筒状に加工してその表面積を大きくしたり、
容量絶縁膜を誘電率の高い材料で構成したりすることも
行われている。特に、高誘電体材料の一つである酸化タ
ンタル（Ｔａ2 Ｏ5)は、誘電率が２０〜２５と高く、し
かも従来のＤＲＡＭプロセスとの整合性が高いことか
ら、ＤＲＡＭの容量素子への適用が進められている。
Access Memory)は、メモリセルの微細化に伴う容量素子
の蓄積電荷量の減少を補うために、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に容量素子を配置するスタックド・キ
ャパシタ(stacked capacitor)構造を採用している。さ
らに、この容量素子の下部電極（蓄積電極）をフィン状
あるいは円筒状に加工してその表面積を大きくしたり、
容量絶縁膜を誘電率の高い材料で構成したりすることも
行われている。特に、高誘電体材料の一つである酸化タ
ンタル（Ｔａ2 Ｏ5)は、誘電率が２０〜２５と高く、し
かも従来のＤＲＡＭプロセスとの整合性が高いことか
ら、ＤＲＡＭの容量素子への適用が進められている。
【０００３】容量素子の容量絶縁膜を上記酸化タンタル
で構成する場合には、容量絶縁膜上に形成する上部電極
（プレート電極）の材料として、酸化タンタルの膜質を
劣化させないものを選択する必要がある。このような上
部電極材料としては、Ｗ（タングステン）、Ｐｔ（プラ
チナ）、Ｍｏ（モリブデン）などの高融点金属や、Ｔｉ
Ｎ（窒化チタン）などの高融点金属窒化物が好適と考え
られている。
で構成する場合には、容量絶縁膜上に形成する上部電極
（プレート電極）の材料として、酸化タンタルの膜質を
劣化させないものを選択する必要がある。このような上
部電極材料としては、Ｗ（タングステン）、Ｐｔ（プラ
チナ）、Ｍｏ（モリブデン）などの高融点金属や、Ｔｉ
Ｎ（窒化チタン）などの高融点金属窒化物が好適と考え
られている。
【０００４】上部電極材料がアニールの前後において酸
化タンタル膜に及ぼすリーク電流への影響を調べた「応
用物理(Jpn.J.Appl.Phys.Vol.33(1994) Pt.1,No.3A) 」
は、上部電極材料の仕事関数と上部電極／酸化タンタル
界面の安定性とが酸化タンタル膜の電気特性を決定する
という実験結果に基づいて、最適な上部電極材料は、ア
ニールが低温（約４００℃）で行われる場合にはＴｉ
Ｎ、高温（約８００℃）で行われる場合にはＭｏまたは
ＭｏＮ（窒化モリブデン）であると報告している。
化タンタル膜に及ぼすリーク電流への影響を調べた「応
用物理(Jpn.J.Appl.Phys.Vol.33(1994) Pt.1,No.3A) 」
は、上部電極材料の仕事関数と上部電極／酸化タンタル
界面の安定性とが酸化タンタル膜の電気特性を決定する
という実験結果に基づいて、最適な上部電極材料は、ア
ニールが低温（約４００℃）で行われる場合にはＴｉ
Ｎ、高温（約８００℃）で行われる場合にはＭｏまたは
ＭｏＮ（窒化モリブデン）であると報告している。
【０００５】ＤＲＡＭの容量素子の下部電極は、前記の
ように表面形状が複雑なため、その上部に酸化タンタル
膜を堆積する場合は、スパッタリング法よりもステップ
カバレージが良好なＣＶＤ(Chemical Vapor Depositio
n) 法を用いることが要求される。しかし、ＣＶＤ法で
堆積した酸化タンタル膜は、そのままでは所望の誘電率
が得られないため、成膜後に約７００〜８００℃の高温
でアニールを行って膜を結晶化させる必要がある。とこ
ろが、このアニールを行うと、下地の下部電極材料（多
結晶シリコン膜）との界面に酸化膜が形成されて容量絶
縁膜の実効的な誘電率が低下したり、酸化タンタル膜中
の酸素が不足して膜の絶縁耐圧が低下し、リーク電流が
増加したりするといった問題が生じる。
ように表面形状が複雑なため、その上部に酸化タンタル
膜を堆積する場合は、スパッタリング法よりもステップ
カバレージが良好なＣＶＤ(Chemical Vapor Depositio
n) 法を用いることが要求される。しかし、ＣＶＤ法で
堆積した酸化タンタル膜は、そのままでは所望の誘電率
が得られないため、成膜後に約７００〜８００℃の高温
でアニールを行って膜を結晶化させる必要がある。とこ
ろが、このアニールを行うと、下地の下部電極材料（多
結晶シリコン膜）との界面に酸化膜が形成されて容量絶
縁膜の実効的な誘電率が低下したり、酸化タンタル膜中
の酸素が不足して膜の絶縁耐圧が低下し、リーク電流が
増加したりするといった問題が生じる。
【０００６】特開昭６１−３５４８号公報は、半導体基
板上にＣＶＤ法で堆積した酸化タンタル膜の表面を乾燥
酸素雰囲気中でアニールすることによって、膜中の酸素
空位に起因する欠陥を回復させ、膜の絶縁耐圧を向上さ
せる技術を開示している。
板上にＣＶＤ法で堆積した酸化タンタル膜の表面を乾燥
酸素雰囲気中でアニールすることによって、膜中の酸素
空位に起因する欠陥を回復させ、膜の絶縁耐圧を向上さ
せる技術を開示している。
【０００７】「インターナショナル・コンファレンス・
オン・ソリッドステイト・デバイセズ・アンド・マテリ
アルズ(International Conference on Solidstate Devi
cesand Materials) 1992 」（p521〜p523）は、容量素
子の下部電極を構成する多結晶シリコン膜をＮＨ3(アン
モニア）雰囲気中でアニールしてその表面に窒化膜を形
成することによって、酸化タンタル膜を堆積する際に多
結晶シリコン膜の表面に酸化膜が形成されるのを防ぐ技
術を開示している。
オン・ソリッドステイト・デバイセズ・アンド・マテリ
アルズ(International Conference on Solidstate Devi
cesand Materials) 1992 」（p521〜p523）は、容量素
子の下部電極を構成する多結晶シリコン膜をＮＨ3(アン
モニア）雰囲気中でアニールしてその表面に窒化膜を形
成することによって、酸化タンタル膜を堆積する際に多
結晶シリコン膜の表面に酸化膜が形成されるのを防ぐ技
術を開示している。
【０００８】特開平７−６６３００号公報に記載された
ＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積し
た酸化タンタル、チタン酸ストロンチウム（ＳｒＴｉＯ
3)またはチタン酸バリウム（ＢａＴｉＯ3)のいずれかで
構成し、上部電極をＣＶＤ法またはスパッタリング法で
堆積したＷ、Ｐｔ、ＴｉＮなどで構成している。そし
て、下部電極を酸化亜鉛（ＺｎＯ）や酸化錫（ＳｎＯ2)
のような、酸化に対する強い抵抗力示す材料で構成する
ことによって、容量絶縁膜のアニール時に下部電極との
界面に酸化膜が形成されるのを防いでいる。
ＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積し
た酸化タンタル、チタン酸ストロンチウム（ＳｒＴｉＯ
3)またはチタン酸バリウム（ＢａＴｉＯ3)のいずれかで
構成し、上部電極をＣＶＤ法またはスパッタリング法で
堆積したＷ、Ｐｔ、ＴｉＮなどで構成している。そし
て、下部電極を酸化亜鉛（ＺｎＯ）や酸化錫（ＳｎＯ2)
のような、酸化に対する強い抵抗力示す材料で構成する
ことによって、容量絶縁膜のアニール時に下部電極との
界面に酸化膜が形成されるのを防いでいる。
【０００９】特開平７−６６３６９号公報に記載された
ＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積し
た酸化タンタルで構成している。そして、成膜後のアニ
ールを結晶化温度よりも低い温度（約６００℃以下）で
行い、膜をアモルファス構造に保つことによって、リー
ク電流のパスとなる結晶粒界や亀裂や微少欠陥の発生を
抑え、リーク電流特性を改善させている。
ＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積し
た酸化タンタルで構成している。そして、成膜後のアニ
ールを結晶化温度よりも低い温度（約６００℃以下）で
行い、膜をアモルファス構造に保つことによって、リー
ク電流のパスとなる結晶粒界や亀裂や微少欠陥の発生を
抑え、リーク電流特性を改善させている。
【００１０】特開平１−２２２４６９号公報に記載され
たＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積
した酸化タンタルまたは酸化ハフニウム（ＨｆＯ2)で構
成し、この酸化タンタル（または酸化ハフニウム）と多
結晶シリコンの電極（上部電極および下部電極）との間
にＴｉＮのバリヤ膜を形成することによって、シリコン
と酸化タンタルとの反応を防いでいる。
たＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積
した酸化タンタルまたは酸化ハフニウム（ＨｆＯ2)で構
成し、この酸化タンタル（または酸化ハフニウム）と多
結晶シリコンの電極（上部電極および下部電極）との間
にＴｉＮのバリヤ膜を形成することによって、シリコン
と酸化タンタルとの反応を防いでいる。
【００１１】特開平６−２３２３４４号公報に記載され
たＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積
した酸化タンタルや酸化ハフニウムなどで構成し、上部
電極をＴｉＮで構成している。そして、このＴｉＮの上
部に多結晶シリコンなどの非金属緩衝膜を形成すること
によって、容量素子の上部に堆積したＢＰＳＧ(Boron-d
oped Phospho Silicate Glass)膜を高温リフロー（約８
５０℃、３０分）する際に容量素子が劣化するのを防い
でいる。
たＤＲＡＭは、容量素子の容量絶縁膜をＣＶＤ法で堆積
した酸化タンタルや酸化ハフニウムなどで構成し、上部
電極をＴｉＮで構成している。そして、このＴｉＮの上
部に多結晶シリコンなどの非金属緩衝膜を形成すること
によって、容量素子の上部に堆積したＢＰＳＧ(Boron-d
oped Phospho Silicate Glass)膜を高温リフロー（約８
５０℃、３０分）する際に容量素子が劣化するのを防い
でいる。
【００１２】
【発明が解決しようとする課題】本発明者は、半導体基
板上に多結晶シリコンなどの導電膜を堆積し、その上部
に酸化タンタル膜を堆積した後、ＴｉＣｌ4(四塩化チタ
ン）、ＴＤＭＡＴ（テトラキシジメチルアミノチタ
ン）、ＴＤＥＡＴ（テトラキシジエチルアミノチタン）
などのチタン含有ソースガスと、ＮＨ3 、ＭＭＨ（モノ
メチルヒドラジン）などの窒素含有還元性ガスとを用い
たＣＶＤ法で酸化タンタル膜上にＴｉＮ膜を堆積した。
そして、これらの膜をパターニングして容量素子を形成
し、容量絶縁膜（酸化タンタル膜）の絶縁耐圧を調べた
ところ、絶縁耐圧が劣化してリーク電流が増大する現象
が観察された。
板上に多結晶シリコンなどの導電膜を堆積し、その上部
に酸化タンタル膜を堆積した後、ＴｉＣｌ4(四塩化チタ
ン）、ＴＤＭＡＴ（テトラキシジメチルアミノチタ
ン）、ＴＤＥＡＴ（テトラキシジエチルアミノチタン）
などのチタン含有ソースガスと、ＮＨ3 、ＭＭＨ（モノ
メチルヒドラジン）などの窒素含有還元性ガスとを用い
たＣＶＤ法で酸化タンタル膜上にＴｉＮ膜を堆積した。
そして、これらの膜をパターニングして容量素子を形成
し、容量絶縁膜（酸化タンタル膜）の絶縁耐圧を調べた
ところ、絶縁耐圧が劣化してリーク電流が増大する現象
が観察された。
【００１３】その原因は未だ十分に解明されていない
が、酸化タンタル膜の表面が高温で還元性ガスに接触す
ると、膜中の酸素（Ｏ）原子の一部がこの還元性ガスと
反応して離脱し、膜中にＴａやＯのダングリングボンド
（未結合手）が増えることが原因の一つであると本発明
者は推測している。
が、酸化タンタル膜の表面が高温で還元性ガスに接触す
ると、膜中の酸素（Ｏ）原子の一部がこの還元性ガスと
反応して離脱し、膜中にＴａやＯのダングリングボンド
（未結合手）が増えることが原因の一つであると本発明
者は推測している。
【００１４】本発明の目的は、酸化タンタルなどの高誘
電体材料で構成された容量絶縁膜の上部に、還元性ガス
を含む反応ガスを用いたＣＶＤ法で上部電極材料を堆積
する際に容量絶縁膜の耐圧が劣化する不具合を防止する
ことのできる技術を提供することにある。
電体材料で構成された容量絶縁膜の上部に、還元性ガス
を含む反応ガスを用いたＣＶＤ法で上部電極材料を堆積
する際に容量絶縁膜の耐圧が劣化する不具合を防止する
ことのできる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置は、下部電極
と、前記下部電極上に形成された高誘電体膜を含む単一
または複数の膜からなる容量絶縁膜と、前記容量絶縁膜
上に形成されたチタンナイトライド膜を含む単一または
複数の膜からなる上部電極とで構成された容量素子を有
し、前記容量素子の上部電極は、還元性ガスを含まない
条件下で低温ＣＶＤ法により形成された保護膜を介在し
て前記高誘電体膜上に形成されている。
と、前記下部電極上に形成された高誘電体膜を含む単一
または複数の膜からなる容量絶縁膜と、前記容量絶縁膜
上に形成されたチタンナイトライド膜を含む単一または
複数の膜からなる上部電極とで構成された容量素子を有
し、前記容量素子の上部電極は、還元性ガスを含まない
条件下で低温ＣＶＤ法により形成された保護膜を介在し
て前記高誘電体膜上に形成されている。
【００１８】本発明の半導体集積回路装置は、前記容量
絶縁膜が酸化タンタル膜を含んでいる。
絶縁膜が酸化タンタル膜を含んでいる。
【００１９】本発明の半導体集積回路装置は、前記容量
素子がＤＲＡＭのメモリセルを構成するメモリセル選択
用ＭＩＳＦＥＴの上部に配置されている。
素子がＤＲＡＭのメモリセルを構成するメモリセル選択
用ＭＩＳＦＥＴの上部に配置されている。
【００２０】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。
は、以下の工程を含んでいる。
【００２１】（ａ）半導体基板の主面上に、容量素子の
下部電極を構成する第１導電膜を形成する工程、（ｂ）
前記第１導電膜上に、高誘電体膜を含む単一または複数
の膜からなる容量絶縁膜を形成する工程、（ｃ）前記容
量絶縁膜上に、還元性ガスを含まない条件下で低温ＣＶ
Ｄ法により保護膜を形成する工程、（ｄ）前記保護膜上
に、容量素子の上部電極を構成するチタンナイトライド
膜を含む単一または複数の膜からなる第２導電膜を形成
する工程。
下部電極を構成する第１導電膜を形成する工程、（ｂ）
前記第１導電膜上に、高誘電体膜を含む単一または複数
の膜からなる容量絶縁膜を形成する工程、（ｃ）前記容
量絶縁膜上に、還元性ガスを含まない条件下で低温ＣＶ
Ｄ法により保護膜を形成する工程、（ｄ）前記保護膜上
に、容量素子の上部電極を構成するチタンナイトライド
膜を含む単一または複数の膜からなる第２導電膜を形成
する工程。
【００２２】本発明の半導体集積回路装置の製造方法
は、前記容量絶縁膜が酸化タンタル膜を含んでいる。
は、前記容量絶縁膜が酸化タンタル膜を含んでいる。
【００２３】本発明の半導体集積回路装置の製造方法
は、前記保護膜がアモルファスチタン膜または多結晶チ
タン膜を含んでいる。
は、前記保護膜がアモルファスチタン膜または多結晶チ
タン膜を含んでいる。
【００２４】本発明の半導体集積回路装置の製造方法
は、前記容量素子がＤＲＡＭのメモリセルを構成するメ
モリセル選択用ＭＩＳＦＥＴの上部に配置されている。
は、前記容量素子がＤＲＡＭのメモリセルを構成するメ
モリセル選択用ＭＩＳＦＥＴの上部に配置されている。
【００２５】本発明の半導体集積回路装置の製造方法
は、前記容量素子の下部電極の少なくとも一部をフィン
形または円筒形にパターニングする工程を含んでいる。
は、前記容量素子の下部電極の少なくとも一部をフィン
形または円筒形にパターニングする工程を含んでいる。
【００２６】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。
は、以下の工程を含んでいる。
【００２７】（ａ）半導体基板の主面上に、ＭＩＳＦＥ
Ｔを形成する工程、（ｂ）前記ＭＩＳＦＥＴの上部に、
単一または複数の膜からなる第１導電膜を形成する工
程、（ｃ）前記第１導電膜の少なくとも一部をフィン形
または円筒形にパターニングして、容量素子の下部電極
を形成する工程、（ｄ）前記下部電極上に、高誘電体膜
を含む単一または複数の膜からなる容量絶縁膜を形成す
る工程、（ｅ）前記容量絶縁膜上に、チタン含有ソース
ガスを含み、窒素含有還元性ガスを含まない条件下で低
温ＣＶＤ法により保護膜を形成する工程、（ｆ）前記保
護膜上に、チタン含有ソースガスと窒素含有還元性ガス
とを含む条件下で低温ＣＶＤ法により、チタンナイトラ
イド膜を含む単一または複数の膜からなる第２導電膜を
形成する工程、（ｇ）前記第２導電膜、前記保護膜およ
び前記容量絶縁膜をパターニングして、前記容量素子の
上部電極を形成する工程。
Ｔを形成する工程、（ｂ）前記ＭＩＳＦＥＴの上部に、
単一または複数の膜からなる第１導電膜を形成する工
程、（ｃ）前記第１導電膜の少なくとも一部をフィン形
または円筒形にパターニングして、容量素子の下部電極
を形成する工程、（ｄ）前記下部電極上に、高誘電体膜
を含む単一または複数の膜からなる容量絶縁膜を形成す
る工程、（ｅ）前記容量絶縁膜上に、チタン含有ソース
ガスを含み、窒素含有還元性ガスを含まない条件下で低
温ＣＶＤ法により保護膜を形成する工程、（ｆ）前記保
護膜上に、チタン含有ソースガスと窒素含有還元性ガス
とを含む条件下で低温ＣＶＤ法により、チタンナイトラ
イド膜を含む単一または複数の膜からなる第２導電膜を
形成する工程、（ｇ）前記第２導電膜、前記保護膜およ
び前記容量絶縁膜をパターニングして、前記容量素子の
上部電極を形成する工程。
【００２８】本発明の半導体集積回路装置の製造方法
は、ＣＶＤ装置のチャンバ内に前記チタン含有ソースガ
スを導入し、次いで前記窒素含有還元性ガスを導入する
ことにより、前記保護膜と前記第２導電膜とを連続して
成膜する。
は、ＣＶＤ装置のチャンバ内に前記チタン含有ソースガ
スを導入し、次いで前記窒素含有還元性ガスを導入する
ことにより、前記保護膜と前記第２導電膜とを連続して
成膜する。
【００２９】本発明の半導体集積回路装置の製造方法
は、前記容量絶縁膜が酸化タンタル膜を含んでいる。
は、前記容量絶縁膜が酸化タンタル膜を含んでいる。
【００３０】本発明の半導体集積回路装置の製造方法
は、前記保護膜がアモルファスチタン膜または多結晶チ
タン膜を含んでいる。
は、前記保護膜がアモルファスチタン膜または多結晶チ
タン膜を含んでいる。
【００３１】本発明の半導体集積回路装置の製造方法
は、前記チタン含有ソースガスが四塩化チタン、テトラ
キシジメチルアミノチタン、テトラキシジエチルアミノ
チタンまたはそれらの混合ガスを含んでいる。
は、前記チタン含有ソースガスが四塩化チタン、テトラ
キシジメチルアミノチタン、テトラキシジエチルアミノ
チタンまたはそれらの混合ガスを含んでいる。
【００３２】本発明の半導体集積回路装置の製造方法
は、前記窒素含有還元性ガスがアンモニア、モノメチル
ヒドラジンまたはそれらの混合ガスを含んでいる。
は、前記窒素含有還元性ガスがアンモニア、モノメチル
ヒドラジンまたはそれらの混合ガスを含んでいる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００３４】（実施の形態１）本実施の形態は、メモリ
セル選択用ＭＩＳＦＥＴの上部にビット線を配置し、こ
のビット線の上部に情報蓄積用容量素子を配置するキャ
パシタ・オーバー・ビットライン(Capacitor Over Bitl
ine;ＣＯＢ）構造のメモリセルを備えたＤＲＡＭに適用
したものである。
セル選択用ＭＩＳＦＥＴの上部にビット線を配置し、こ
のビット線の上部に情報蓄積用容量素子を配置するキャ
パシタ・オーバー・ビットライン(Capacitor Over Bitl
ine;ＣＯＢ）構造のメモリセルを備えたＤＲＡＭに適用
したものである。
【００３５】このメモリセルを形成するには、まず図１
に示すように、ｐ型の単結晶シリコンからなる半導体基
板１の主面にｐ型不純物（ホウ素）をイオン打込みして
ｐ型ウエル２を形成した後、周知のＬＯＣＯＳ法でｐ型
ウエル２の表面に素子分離用のフィールド酸化膜３およ
びゲート酸化膜４を形成する。次に、フィールド酸化膜
３の下部を含むｐ型ウエル２内にｐ型不純物（ホウ素）
をイオン打込みして素子分離用のｐ型チャネルストッパ
層５を形成する。
に示すように、ｐ型の単結晶シリコンからなる半導体基
板１の主面にｐ型不純物（ホウ素）をイオン打込みして
ｐ型ウエル２を形成した後、周知のＬＯＣＯＳ法でｐ型
ウエル２の表面に素子分離用のフィールド酸化膜３およ
びゲート酸化膜４を形成する。次に、フィールド酸化膜
３の下部を含むｐ型ウエル２内にｐ型不純物（ホウ素）
をイオン打込みして素子分離用のｐ型チャネルストッパ
層５を形成する。
【００３６】次に、図２に示すように、ｐ型ウエル２上
にメモリセル選択用ＭＩＳＦＥＴのゲート電極６（およ
びこのゲート電極６と一体に構成されるワード線ＷＬ）
を形成する。ゲート電極６（ワード線ＷＬ）は、ｐ型ウ
エル２上にＣＶＤ法で多結晶シリコン膜（または多結晶
シリコン膜と高融点金属シリサイド膜とを積層したポリ
サイド膜）と酸化シリコン膜７とを堆積し、フォトレジ
ストをマスクにしたエッチングでこれらの膜をパターニ
ングして形成する。
にメモリセル選択用ＭＩＳＦＥＴのゲート電極６（およ
びこのゲート電極６と一体に構成されるワード線ＷＬ）
を形成する。ゲート電極６（ワード線ＷＬ）は、ｐ型ウ
エル２上にＣＶＤ法で多結晶シリコン膜（または多結晶
シリコン膜と高融点金属シリサイド膜とを積層したポリ
サイド膜）と酸化シリコン膜７とを堆積し、フォトレジ
ストをマスクにしたエッチングでこれらの膜をパターニ
ングして形成する。
【００３７】次に、図３に示すように、ｐ型ウエル２に
ｎ型不純物（リン）をイオン打込みしてメモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）を形成する。続いて図４に示すように、ゲー
ト電極６（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサ９を形成した後、ＣＶＤ法で酸化シリコン膜１０を
堆積する。サイドウォールスペーサ９は、ＣＶＤ法で堆
積した酸化シリコン膜を反応性イオンエッチング法でパ
ターニングして形成する。
ｎ型不純物（リン）をイオン打込みしてメモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）を形成する。続いて図４に示すように、ゲー
ト電極６（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサ９を形成した後、ＣＶＤ法で酸化シリコン膜１０を
堆積する。サイドウォールスペーサ９は、ＣＶＤ法で堆
積した酸化シリコン膜を反応性イオンエッチング法でパ
ターニングして形成する。
【００３８】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体領
域８）の一方の上部の酸化シリコン膜１０およびゲート
酸化膜４を開孔して接続孔１１を形成した後、酸化シリ
コン膜１０上にＣＶＤ法でｎ型の多結晶シリコン膜１２
を堆積し、続いて図６に示すように、この多結晶シリコ
ン膜１２をパターニングする。
用ＭＩＳＦＥＴのソース、ドレイン領域（ｎ型半導体領
域８）の一方の上部の酸化シリコン膜１０およびゲート
酸化膜４を開孔して接続孔１１を形成した後、酸化シリ
コン膜１０上にＣＶＤ法でｎ型の多結晶シリコン膜１２
を堆積し、続いて図６に示すように、この多結晶シリコ
ン膜１２をパターニングする。
【００３９】次に、図７に示すように、ＣＶＤ法で堆積
したＢＰＳＧ膜１３をリフローしてその表面を平坦化し
た後、メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン領域（ｎ型半導体領域８）の他方の上部のＢＰＳＧ膜
１３、酸化シリコン膜１０およびゲート酸化膜４を開孔
して接続孔１４を形成する。
したＢＰＳＧ膜１３をリフローしてその表面を平坦化し
た後、メモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン領域（ｎ型半導体領域８）の他方の上部のＢＰＳＧ膜
１３、酸化シリコン膜１０およびゲート酸化膜４を開孔
して接続孔１４を形成する。
【００４０】次に、図８に示すように、ＢＰＳＧ膜１３
上にＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパタ
ーニングして、前記接続孔１４を通じてｎ型半導体領域
８に接続されるビット線ＢＬを形成する。ビット線ＢＬ
は、スパッタリング法で堆積したＴｉＮ膜とＷ膜の積層
膜などで構成することもできる。
上にＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパタ
ーニングして、前記接続孔１４を通じてｎ型半導体領域
８に接続されるビット線ＢＬを形成する。ビット線ＢＬ
は、スパッタリング法で堆積したＴｉＮ膜とＷ膜の積層
膜などで構成することもできる。
【００４１】次に、図９に示すように、ＢＰＳＧ膜１３
上にＣＶＤ法で酸化シリコン膜１５、窒化シリコン膜１
６および酸化シリコン膜１７を順次堆積した後、図１０
に示すように、ｎ型半導体領域８の上部の酸化シリコン
膜１７、窒化シリコン膜１６および酸化シリコン膜１５
を開孔して前記多結晶シリコン膜１２に達する接続孔１
８を形成する。
上にＣＶＤ法で酸化シリコン膜１５、窒化シリコン膜１
６および酸化シリコン膜１７を順次堆積した後、図１０
に示すように、ｎ型半導体領域８の上部の酸化シリコン
膜１７、窒化シリコン膜１６および酸化シリコン膜１５
を開孔して前記多結晶シリコン膜１２に達する接続孔１
８を形成する。
【００４２】次に、図１１に示すように、酸化シリコン
膜１７上にＣＶＤ法でｎ型の多結晶シリコン膜１９を堆
積し、続いてこの多結晶シリコン膜１９上にＣＶＤ法で
酸化シリコン膜２０を堆積する。続いて図１２に示すよ
うに、酸化シリコン膜２０を円柱状にパターニングして
接続孔１８の内部と上部のみに残した後、ＣＶＤ法でｎ
型の多結晶シリコン膜２１を堆積する。
膜１７上にＣＶＤ法でｎ型の多結晶シリコン膜１９を堆
積し、続いてこの多結晶シリコン膜１９上にＣＶＤ法で
酸化シリコン膜２０を堆積する。続いて図１２に示すよ
うに、酸化シリコン膜２０を円柱状にパターニングして
接続孔１８の内部と上部のみに残した後、ＣＶＤ法でｎ
型の多結晶シリコン膜２１を堆積する。
【００４３】次に、図１３に示すように、多結晶シリコ
ン膜２１を反応性イオンエッチング法でパターニングし
て円柱形の酸化シリコン膜２０の側壁のみに残した後、
多結晶シリコン膜２１の下層の多結晶シリコン膜１９を
パターニングして、酸化シリコン膜２０およびその側壁
の多結晶シリコン膜２１の下部のみに残す。
ン膜２１を反応性イオンエッチング法でパターニングし
て円柱形の酸化シリコン膜２０の側壁のみに残した後、
多結晶シリコン膜２１の下層の多結晶シリコン膜１９を
パターニングして、酸化シリコン膜２０およびその側壁
の多結晶シリコン膜２１の下部のみに残す。
【００４４】次に、図１４に示すように、フッ酸水溶液
などウェットエッチング液を用いて酸化シリコン膜２０
および下層の酸化シリコン膜１７を除去する。このと
き、酸化シリコン膜１７の下層の窒化シリコン膜１６が
エッチングストッパとなるので、窒化シリコン膜１６よ
りも下層の酸化シリコン膜１５やＢＰＳＧ膜１３などが
除去されることはない。これにより、３層の多結晶シリ
コン膜１２、１９、２０からなる円筒形（クラウン形）
の下部電極２２が得られる。
などウェットエッチング液を用いて酸化シリコン膜２０
および下層の酸化シリコン膜１７を除去する。このと
き、酸化シリコン膜１７の下層の窒化シリコン膜１６が
エッチングストッパとなるので、窒化シリコン膜１６よ
りも下層の酸化シリコン膜１５やＢＰＳＧ膜１３などが
除去されることはない。これにより、３層の多結晶シリ
コン膜１２、１９、２０からなる円筒形（クラウン形）
の下部電極２２が得られる。
【００４５】次に、図１５に示すように、下部電極２２
の表面にＣＶＤ法で窒化シリコン膜２３を薄く堆積した
後、窒化シリコン膜２３の表面にＣＶＤ法で酸化タンタ
ル膜２４を薄く堆積することにより、窒化シリコン膜２
３と酸化タンタル膜２４の積層膜で構成された情報蓄積
用容量素子の容量絶縁膜２５を形成する。酸化タンタル
膜２４は、例えばＴａ（ＯＣ2 Ｈ5)（エトキシタンタ
ル）を反応ガスに用いて４００℃程度の温度で堆積し、
その後、電気炉またはランプアニール装置を用いて７０
０〜１０００℃程度の温度でアニールする。酸化タンタ
ル膜２４と蓄積電極との間には窒化シリコン膜が設けら
れているので、この高温アニール時に酸化タンタル膜２
４と下部電極２２（多結晶シリコン膜）とが反応して両
者の界面に酸化物が形成されることはない。
の表面にＣＶＤ法で窒化シリコン膜２３を薄く堆積した
後、窒化シリコン膜２３の表面にＣＶＤ法で酸化タンタ
ル膜２４を薄く堆積することにより、窒化シリコン膜２
３と酸化タンタル膜２４の積層膜で構成された情報蓄積
用容量素子の容量絶縁膜２５を形成する。酸化タンタル
膜２４は、例えばＴａ（ＯＣ2 Ｈ5)（エトキシタンタ
ル）を反応ガスに用いて４００℃程度の温度で堆積し、
その後、電気炉またはランプアニール装置を用いて７０
０〜１０００℃程度の温度でアニールする。酸化タンタ
ル膜２４と蓄積電極との間には窒化シリコン膜が設けら
れているので、この高温アニール時に酸化タンタル膜２
４と下部電極２２（多結晶シリコン膜）とが反応して両
者の界面に酸化物が形成されることはない。
【００４６】次に、上記容量絶縁膜２５の上部に情報蓄
積用容量素子の上部電極を形成するために、半導体基板
１を図１８に示すＣＶＤ装置４０のチャンバ４１内に搬
入する。
積用容量素子の上部電極を形成するために、半導体基板
１を図１８に示すＣＶＤ装置４０のチャンバ４１内に搬
入する。
【００４７】同図に示すように、このＣＶＤ装置４０
は、ＴｉＣｌ4 、ＴＤＭＡＴ、ＴＤＥＡＴなどのチタン
含有ソースガスと、ＴｉＮ膜中のＴｉとＮの組成比を
１：１に近づけるために使用するＮＨ3 、ＭＭＨなどの
窒素含有還元性ガスと、Ｈｅ（ヘリウム）、Ａｒ（アル
ゴン）、Ｎ2(窒素）などの不活性ガスのそれぞれを個別
のガス供給管を通じてチャンバ４１内に導入する構造に
なっている。このような構造にすることにより、ガス供
給管の途中でガス同士が反応して管内に反応物が堆積す
る不具合を防止することができる。
は、ＴｉＣｌ4 、ＴＤＭＡＴ、ＴＤＥＡＴなどのチタン
含有ソースガスと、ＴｉＮ膜中のＴｉとＮの組成比を
１：１に近づけるために使用するＮＨ3 、ＭＭＨなどの
窒素含有還元性ガスと、Ｈｅ（ヘリウム）、Ａｒ（アル
ゴン）、Ｎ2(窒素）などの不活性ガスのそれぞれを個別
のガス供給管を通じてチャンバ４１内に導入する構造に
なっている。このような構造にすることにより、ガス供
給管の途中でガス同士が反応して管内に反応物が堆積す
る不具合を防止することができる。
【００４８】また、このＣＶＤ装置４０は、ガス供給管
の途中に設けたバルブ４２、４３の開閉を調整すること
によって、チャンバ４１内に窒素含有還元性ガスまたは
不活性ガスのいずれか一方のみを選択的に導入できる構
造になっている。
の途中に設けたバルブ４２、４３の開閉を調整すること
によって、チャンバ４１内に窒素含有還元性ガスまたは
不活性ガスのいずれか一方のみを選択的に導入できる構
造になっている。
【００４９】さらに、このＣＶＤ装置４０は、チャンバ
４１内に窒素含有還元性ガスを導入するガス供給管の途
中に、チャンバ４１内の真空度を調整するための真空ポ
ンプ４４とは別の真空ポンプ４５が接続されている。こ
のような構造にすると、チャンバ４１内に窒素含有還元
性ガスを導入する初期段階に真空ポンプ４５でガス供給
管内のガスの一部を排気することにより、チャンバ４１
内に瞬間的に過剰の窒素含有還元性ガスが導入されてし
まう不具合を防止することができる。
４１内に窒素含有還元性ガスを導入するガス供給管の途
中に、チャンバ４１内の真空度を調整するための真空ポ
ンプ４４とは別の真空ポンプ４５が接続されている。こ
のような構造にすると、チャンバ４１内に窒素含有還元
性ガスを導入する初期段階に真空ポンプ４５でガス供給
管内のガスの一部を排気することにより、チャンバ４１
内に瞬間的に過剰の窒素含有還元性ガスが導入されてし
まう不具合を防止することができる。
【００５０】本実施の形態では、半導体基板１を上記Ｃ
ＶＤ装置４０のチャンバ４１内に搬入した後、まず真空
ポンプ４４でチャンバ４１内を所定の真空度になるまで
排気し、続いてチャンバ４１内に所定の流量のチタン含
有ソースガスと不活性ガスとを導入し、約３００〜６０
０℃、より好ましくは約４００〜４５０℃でチタン含有
ソースガスを熱分解させることにより、図１６に示すよ
うに、酸化タンタル膜２４の表面に沿ってアモルファス
Ｔｉ膜２６を薄く堆積する。なお、不活性ガスとしてＮ
2 またはＮ2 と他の不活性ガスとの混合ガスを使用した
場合は、アモルファスＴｉＮを一部含んだアモルファス
Ｔｉ膜２６が形成されることもあるが支障はない。
ＶＤ装置４０のチャンバ４１内に搬入した後、まず真空
ポンプ４４でチャンバ４１内を所定の真空度になるまで
排気し、続いてチャンバ４１内に所定の流量のチタン含
有ソースガスと不活性ガスとを導入し、約３００〜６０
０℃、より好ましくは約４００〜４５０℃でチタン含有
ソースガスを熱分解させることにより、図１６に示すよ
うに、酸化タンタル膜２４の表面に沿ってアモルファス
Ｔｉ膜２６を薄く堆積する。なお、不活性ガスとしてＮ
2 またはＮ2 と他の不活性ガスとの混合ガスを使用した
場合は、アモルファスＴｉＮを一部含んだアモルファス
Ｔｉ膜２６が形成されることもあるが支障はない。
【００５１】次に、ＣＶＤ装置４０のチャンバ４１内に
所定の流量のチタン含有ソースガス、窒素含有還元性ガ
スおよび不活性ガスを導入し、図１７に示すように、チ
タン含有ソースガスと窒素含有還元性ガスとを反応させ
てアモルファスＴｉ膜２６の上部にＴｉＮ膜２７を堆積
することにより、アモルファスＴｉ膜２６とＴｉＮ膜２
７の積層膜で構成された情報蓄積用容量素子の上部電極
２８を形成する。
所定の流量のチタン含有ソースガス、窒素含有還元性ガ
スおよび不活性ガスを導入し、図１７に示すように、チ
タン含有ソースガスと窒素含有還元性ガスとを反応させ
てアモルファスＴｉ膜２６の上部にＴｉＮ膜２７を堆積
することにより、アモルファスＴｉ膜２６とＴｉＮ膜２
７の積層膜で構成された情報蓄積用容量素子の上部電極
２８を形成する。
【００５２】上記の方法によれば、酸化タンタル膜２４
の表面はアモルファスＴｉ膜２６で覆われているので、
窒素含有還元性ガスが酸化タンタル膜２４と接触するこ
とはない。従って、窒素含有還元性ガスによる酸化タン
タル膜の耐圧劣化が確実に防止される。また、チャンバ
４１内に窒素含有還元性ガスを導入する初期段階に真空
ポンプ４５でガス供給管内のガスの一部を排気し、チャ
ンバ４１内に瞬間的に過剰の窒素含有還元性ガスが導入
されないようにすることにより、ＴｉＮ膜２７中のＴｉ
とＮの組成を最適値（Ｔｉ：Ｎ＝１：１）に近づけるこ
とができる。
の表面はアモルファスＴｉ膜２６で覆われているので、
窒素含有還元性ガスが酸化タンタル膜２４と接触するこ
とはない。従って、窒素含有還元性ガスによる酸化タン
タル膜の耐圧劣化が確実に防止される。また、チャンバ
４１内に窒素含有還元性ガスを導入する初期段階に真空
ポンプ４５でガス供給管内のガスの一部を排気し、チャ
ンバ４１内に瞬間的に過剰の窒素含有還元性ガスが導入
されないようにすることにより、ＴｉＮ膜２７中のＴｉ
とＮの組成を最適値（Ｔｉ：Ｎ＝１：１）に近づけるこ
とができる。
【００５３】このように、本実施の形態によれば、情報
蓄積用容量素子の容量絶縁膜２５を構成する酸化タンタ
ル膜２４の上部にＣＶＤ法でＴｉＮ膜２７を堆積して上
部電極２８を形成する際、あらかじめ酸化タンタル膜２
４の表面に窒素含有還元性ガスを透過しないアモルファ
スＴｉ膜２６を形成しておくことにより、酸化タンタル
膜２４の耐圧劣化（リーク電流の増大）を確実に防止す
ることができるので、リフレッシュ特性の向上したＤＲ
ＡＭを実現することができる。
蓄積用容量素子の容量絶縁膜２５を構成する酸化タンタ
ル膜２４の上部にＣＶＤ法でＴｉＮ膜２７を堆積して上
部電極２８を形成する際、あらかじめ酸化タンタル膜２
４の表面に窒素含有還元性ガスを透過しないアモルファ
スＴｉ膜２６を形成しておくことにより、酸化タンタル
膜２４の耐圧劣化（リーク電流の増大）を確実に防止す
ることができるので、リフレッシュ特性の向上したＤＲ
ＡＭを実現することができる。
【００５４】（実施の形態２）図１９は、本実施の形態
のＤＲＡＭのブロック図、図２０は、このＤＲＡＭのメ
モリアレイとセンスアンプの回路図である。
のＤＲＡＭのブロック図、図２０は、このＤＲＡＭのメ
モリアレイとセンスアンプの回路図である。
【００５５】本実施の形態のＤＲＡＭは、半導体基板の
主面の主要部を占めるメモリアレイＭＡＲＹをその基本
構成要素とする。このメモリアレイＭＡＲＹは、図２０
に示すように、図の垂直方向に平行して配置されるｍ＋
ｌ本のワード線（Ｗ0 −Ｗm）と、水平方向に平行して
配置されるｎ＋ｌ組の相補性ビット線（非反転ビット線
ＢOT−ＢNTおよび反転ビット線ＢOB−ＢNB）とを含んで
いる。これらのワード線および相補ビット線の交点に
は、情報蓄積用容量素子（Ｃｓ）およびメモリセル選択
用ＭＩＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋ｌ）個
のメモリセルが格子状に配置されている。
主面の主要部を占めるメモリアレイＭＡＲＹをその基本
構成要素とする。このメモリアレイＭＡＲＹは、図２０
に示すように、図の垂直方向に平行して配置されるｍ＋
ｌ本のワード線（Ｗ0 −Ｗm）と、水平方向に平行して
配置されるｎ＋ｌ組の相補性ビット線（非反転ビット線
ＢOT−ＢNTおよび反転ビット線ＢOB−ＢNB）とを含んで
いる。これらのワード線および相補ビット線の交点に
は、情報蓄積用容量素子（Ｃｓ）およびメモリセル選択
用ＭＩＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋ｌ）個
のメモリセルが格子状に配置されている。
【００５６】メモリアレイＭＡＲＹの同一の列に配置さ
れたｍ＋ｌ個のメモリセルのメモリセル選択用ＭＩＳＦ
ＥＴＱａのドレイン領域は、対応する相補ビット線の非
反転または反転信号線に所定の規則性をもって交互に結
合されている。また、メモリアレイＭＡＲＹの同一の行
に配置されたｎ＋ｌ個のメモリセルのメモリセル選択用
ＭＩＳＦＥＴＱａのゲート電極は、対応するワード線と
一体に結合されているる。メモリアレイＭＡＲＹを構成
するすべてのメモリセルの情報蓄積用容量素子（Ｃｓ）
の他方の電極には、所定のプレート電圧ＶＰが共通に供
給される。
れたｍ＋ｌ個のメモリセルのメモリセル選択用ＭＩＳＦ
ＥＴＱａのドレイン領域は、対応する相補ビット線の非
反転または反転信号線に所定の規則性をもって交互に結
合されている。また、メモリアレイＭＡＲＹの同一の行
に配置されたｎ＋ｌ個のメモリセルのメモリセル選択用
ＭＩＳＦＥＴＱａのゲート電極は、対応するワード線と
一体に結合されているる。メモリアレイＭＡＲＹを構成
するすべてのメモリセルの情報蓄積用容量素子（Ｃｓ）
の他方の電極には、所定のプレート電圧ＶＰが共通に供
給される。
【００５７】メモリアレイＭＡＲＹを構成するワード線
（Ｗ0 −Ｗm ）は、その下方においてＸアドレスデコー
ダＸＤに結合され、択一的に選択状態とされる。Ｘアド
レスデコーダＸＤには、ＸアドレスバッファＸＢからｉ
＋１ビットの内部アドレス信号（Ｘ0 −Ｘi ）が供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＤＧが
供給される。また、ＸアドレスバッファＸＢには、アド
レス入力端子（Ａ0 −Ａi ）を介してＸアドレス信号
（ＸＡ0 −ＸＡi ）が時分割的に供給され、タイミング
発生回路ＴＧから内部制御信号ＸＬが供給される。
（Ｗ0 −Ｗm ）は、その下方においてＸアドレスデコー
ダＸＤに結合され、択一的に選択状態とされる。Ｘアド
レスデコーダＸＤには、ＸアドレスバッファＸＢからｉ
＋１ビットの内部アドレス信号（Ｘ0 −Ｘi ）が供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＤＧが
供給される。また、ＸアドレスバッファＸＢには、アド
レス入力端子（Ａ0 −Ａi ）を介してＸアドレス信号
（ＸＡ0 −ＸＡi ）が時分割的に供給され、タイミング
発生回路ＴＧから内部制御信号ＸＬが供給される。
【００５８】ＸアドレスバッファＸＢは、アドレス入力
端子（Ａ0 −Ａi ）を介して供給されるＸアドレス信号
（ＸＡ0 −ＸＡi ）を内部制御信号ＸＬに従って取り込
み、保持すると共に、これらのＸアドレス信号を元に内
部アドレス信号（Ｘ0 −Ｘi）を形成してＸアドレスデ
コーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、内部制御信号ＸＤＧのハイレベルを受けて選択的に
動作状態とされ、内部アドレス信号（Ｘ0 −Ｘi ）をデ
コードして、メモリアレイＭＡＲＹの対応するワード線
（Ｗ0 −Ｗm ）を択一的にハイレベルの選択状態とす
る。
端子（Ａ0 −Ａi ）を介して供給されるＸアドレス信号
（ＸＡ0 −ＸＡi ）を内部制御信号ＸＬに従って取り込
み、保持すると共に、これらのＸアドレス信号を元に内
部アドレス信号（Ｘ0 −Ｘi）を形成してＸアドレスデ
コーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、内部制御信号ＸＤＧのハイレベルを受けて選択的に
動作状態とされ、内部アドレス信号（Ｘ0 −Ｘi ）をデ
コードして、メモリアレイＭＡＲＹの対応するワード線
（Ｗ0 −Ｗm ）を択一的にハイレベルの選択状態とす
る。
【００５９】メモリアレイＭＡＲＹを構成する相補ビッ
ト線（ＢOT−ＢNT、ＢOB−ＢNB）はセンスアンプＳＡに
結合され、このセンスアンプＳＡを介して相補共通デー
タ線ＣＤに択一的に接続されている。センスアンプＳＡ
には、ＹアドレスデコーダＹＤからｎ＋１ビットのビッ
ト線選択信号（ＹＳ0 −ＹＳn ）が供給され、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。ま
た、ＹアドレスデコーダＹＤには、Ｙアドレスバッファ
ＹＢからｉ＋ｌビットの内部アドレス信号（Ｙ0 −Ｙi
）が供給され、タイミング発生回路ＴＧから内部制御
信号ＹＤＧが供給される。さらに、Ｙアドレスバッファ
ＹＢには、アドレス入力端子（Ａ0 −Ａi）を介してＹ
アドレス信号（ＡＹ0 −ＡＹi ）が時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＹＬが供
給される。
ト線（ＢOT−ＢNT、ＢOB−ＢNB）はセンスアンプＳＡに
結合され、このセンスアンプＳＡを介して相補共通デー
タ線ＣＤに択一的に接続されている。センスアンプＳＡ
には、ＹアドレスデコーダＹＤからｎ＋１ビットのビッ
ト線選択信号（ＹＳ0 −ＹＳn ）が供給され、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。ま
た、ＹアドレスデコーダＹＤには、Ｙアドレスバッファ
ＹＢからｉ＋ｌビットの内部アドレス信号（Ｙ0 −Ｙi
）が供給され、タイミング発生回路ＴＧから内部制御
信号ＹＤＧが供給される。さらに、Ｙアドレスバッファ
ＹＢには、アドレス入力端子（Ａ0 −Ａi）を介してＹ
アドレス信号（ＡＹ0 −ＡＹi ）が時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＹＬが供
給される。
【００６０】ＹアドレスバッファＹＢは、アドレス入力
端子（Ａ0 −Ａi ）を介して供給されるＹアドレス信号
（ＡＹ0 −ＡＹi ）を内部制御信号ＹＬに従って取り込
み、保持するとともに、これらのＹアドレス信号を元に
内部アドレス信号（Ｙ0 −Ｙi ）を形成して、Ｙアドレ
スデコーダＹＤに供給する。また、Ｙアドレスデコーダ
ＹＤは、内部制御信号ＹＤＧがハイレベルとされること
で選択的に動作状態とされ、内部アドレス信号（Ｙ0 −
Ｙi ）をデコードして、対応するビット線選択信号（Ｙ
Ｓ0 −ＹＳn ）を択一的にハイレベルの選択状態とす
る。
端子（Ａ0 −Ａi ）を介して供給されるＹアドレス信号
（ＡＹ0 −ＡＹi ）を内部制御信号ＹＬに従って取り込
み、保持するとともに、これらのＹアドレス信号を元に
内部アドレス信号（Ｙ0 −Ｙi ）を形成して、Ｙアドレ
スデコーダＹＤに供給する。また、Ｙアドレスデコーダ
ＹＤは、内部制御信号ＹＤＧがハイレベルとされること
で選択的に動作状態とされ、内部アドレス信号（Ｙ0 −
Ｙi ）をデコードして、対応するビット線選択信号（Ｙ
Ｓ0 −ＹＳn ）を択一的にハイレベルの選択状態とす
る。
【００６１】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの相補ビット線に対応して設けられるｎ＋１個の単位
回路を含んでいる。これらの単位回路は、特に制限され
ないが、図２０に例示されるように、相補ビット線の非
反転および反転信号線間にそれぞれ設けられた一対のｎ
チャネル型ＭＩＳＦＥＴＮ5 、Ｎ6 からなるビット線プ
リチャージ回路と、ｐチャネル型ＭＩＳＦＥＴＰ1 およ
びｎチャネル型ＭＩＳＦＥＴＮ1 からなるＣＭＯＳイン
バータならびにｐチャネル型ＭＩＳＦＥＴＰ2およびｎ
チャネル型ＭＩＳＦＥＴＮ2 からなるＣＭＯＳインバー
タが交差結合されてなる単位増幅回路とをそれぞれ含ん
でいる。このうち、各単位回路のビット線プリチャージ
回路を構成するｎチャネル型ＭＩＳＦＥＴＮ5 、Ｎ6 の
共通結合されたソース領域には内部電圧ＨＶが共通に供
給され、そのゲート電極には内部制御信号ＰＣが共通に
供給される。なお、内部電圧ＨＶは、回路の電源電圧お
よび接地電位間の中間電位とされる。また、内部制御信
号ＰＣは、メモリセルが非選択状態とされるときに選択
的にハイレベルとされる。これにより、ｎチャネル型Ｍ
ＩＳＦＥＴＮ5 、Ｎ6 は、メモリセルが非選択状態とさ
れ、内部制御信号ＰＣがハイレベルとされることで選択
的に、かつ一斉にオン状態となり、メモリアレイＭＡＲ
Ｙの対応する相補ビット線の非反転および反転信号線を
内部電圧ＨＶにプリチャージする。
Ｙの相補ビット線に対応して設けられるｎ＋１個の単位
回路を含んでいる。これらの単位回路は、特に制限され
ないが、図２０に例示されるように、相補ビット線の非
反転および反転信号線間にそれぞれ設けられた一対のｎ
チャネル型ＭＩＳＦＥＴＮ5 、Ｎ6 からなるビット線プ
リチャージ回路と、ｐチャネル型ＭＩＳＦＥＴＰ1 およ
びｎチャネル型ＭＩＳＦＥＴＮ1 からなるＣＭＯＳイン
バータならびにｐチャネル型ＭＩＳＦＥＴＰ2およびｎ
チャネル型ＭＩＳＦＥＴＮ2 からなるＣＭＯＳインバー
タが交差結合されてなる単位増幅回路とをそれぞれ含ん
でいる。このうち、各単位回路のビット線プリチャージ
回路を構成するｎチャネル型ＭＩＳＦＥＴＮ5 、Ｎ6 の
共通結合されたソース領域には内部電圧ＨＶが共通に供
給され、そのゲート電極には内部制御信号ＰＣが共通に
供給される。なお、内部電圧ＨＶは、回路の電源電圧お
よび接地電位間の中間電位とされる。また、内部制御信
号ＰＣは、メモリセルが非選択状態とされるときに選択
的にハイレベルとされる。これにより、ｎチャネル型Ｍ
ＩＳＦＥＴＮ5 、Ｎ6 は、メモリセルが非選択状態とさ
れ、内部制御信号ＰＣがハイレベルとされることで選択
的に、かつ一斉にオン状態となり、メモリアレイＭＡＲ
Ｙの対応する相補ビット線の非反転および反転信号線を
内部電圧ＨＶにプリチャージする。
【００６２】一方、各単位回路の単位増幅回路を構成す
るｐチャネル型ＭＩＳＦＥＴＰ1 、Ｐ2 のソース領域
は、コモンソース線ＳＰに共通結合されている。コモン
ソース線ＳＰは、そのゲート電極に内部制御信号ＰＡの
インバータＶｌによる反転信号つまり反転内部制御信号
ＰＡＢを受けるｐチャネル型の駆動用ＭＩＳＦＥＴＰ3
を介して回路の電源電圧に結合されている。同様に、各
単位回路の単位増幅回路を構成するｎチャネル型ＭＩＳ
ＦＥＴＮ1 、Ｎ2 のソース領域は、コモンソース線ＳＮ
に共通結合されている。コモンソース線ＳＮは、そのゲ
ート電極に内部制御信号ＰＡを受けるｎチャネル型の駆
動用ＭＩＳＦＥＴＮ7 を介して回路の接地電位に結合さ
れている。この結果、各単位増幅回路は、内部制御信号
ＰＡがハイレベルとされ、反転内部制御信号ＰＡＢがロ
ウレベルとされることで選択的に、かつ一斉に動作状態
とされ、メモリアレイＭＡＲＹの選択されたワード線に
結合されるｎ＋１個のメモリセルから対応する相補ビッ
ト線を介して出力される微小読み出し信号を増幅し、ハ
イレベルまたはロウレベルの２値読み出し信号とする。
るｐチャネル型ＭＩＳＦＥＴＰ1 、Ｐ2 のソース領域
は、コモンソース線ＳＰに共通結合されている。コモン
ソース線ＳＰは、そのゲート電極に内部制御信号ＰＡの
インバータＶｌによる反転信号つまり反転内部制御信号
ＰＡＢを受けるｐチャネル型の駆動用ＭＩＳＦＥＴＰ3
を介して回路の電源電圧に結合されている。同様に、各
単位回路の単位増幅回路を構成するｎチャネル型ＭＩＳ
ＦＥＴＮ1 、Ｎ2 のソース領域は、コモンソース線ＳＮ
に共通結合されている。コモンソース線ＳＮは、そのゲ
ート電極に内部制御信号ＰＡを受けるｎチャネル型の駆
動用ＭＩＳＦＥＴＮ7 を介して回路の接地電位に結合さ
れている。この結果、各単位増幅回路は、内部制御信号
ＰＡがハイレベルとされ、反転内部制御信号ＰＡＢがロ
ウレベルとされることで選択的に、かつ一斉に動作状態
とされ、メモリアレイＭＡＲＹの選択されたワード線に
結合されるｎ＋１個のメモリセルから対応する相補ビッ
ト線を介して出力される微小読み出し信号を増幅し、ハ
イレベルまたはロウレベルの２値読み出し信号とする。
【００６３】さらに、センスアンプＳＡの各単位回路
は、単位増幅回路の非反転および反転入出力ノードと相
補共通データ線ＣＤとの間に設けられるｎチャネル型の
一対のスイッチＭＩＳＦＥＴＮ3 、Ｎ4 をそれぞれ含ん
でいる。これらのスイッチＭＩＳＦＥＴ対のゲート電極
はそれぞれ共通結合され、ＹアドレスデコーダＹＤから
対応するビット線選択信号（ＹＳ0 −ＹＳn ）がそれぞ
れ供給される。これにより、各単位回路のスイッチＭＩ
ＳＦＥＴＮ3 、Ｎ4 は、対応するビット線選択信号（Ｙ
Ｓ0 −ＹＳn ）がハイレベルとされることで選択的にオ
ン状態とされ、センスアンプＳＡの対応する単位増幅回
路つまりメモリアレイＭＡＲＹの対応するｌ組の相補ビ
ット線と相補共通データ線ＣＤとを選択的に接続状態と
する。
は、単位増幅回路の非反転および反転入出力ノードと相
補共通データ線ＣＤとの間に設けられるｎチャネル型の
一対のスイッチＭＩＳＦＥＴＮ3 、Ｎ4 をそれぞれ含ん
でいる。これらのスイッチＭＩＳＦＥＴ対のゲート電極
はそれぞれ共通結合され、ＹアドレスデコーダＹＤから
対応するビット線選択信号（ＹＳ0 −ＹＳn ）がそれぞ
れ供給される。これにより、各単位回路のスイッチＭＩ
ＳＦＥＴＮ3 、Ｎ4 は、対応するビット線選択信号（Ｙ
Ｓ0 −ＹＳn ）がハイレベルとされることで選択的にオ
ン状態とされ、センスアンプＳＡの対応する単位増幅回
路つまりメモリアレイＭＡＲＹの対応するｌ組の相補ビ
ット線と相補共通データ線ＣＤとを選択的に接続状態と
する。
【００６４】メモリアレイＭＡＲＹの相補ビット線の指
定されたｌ組が択一的に接続状態とされる相補共通デー
タ線ＣＤは、データ入出力回路ＩＯに結合されている。
データ入出力回路ＩＯは、図示しないライトアンプおよ
びメインアンプならびにデータ入力バッファおよびデー
タ出力バッファを含んでいる。このうち、ライトアンプ
の出力端子およびメインアンプの入力端子は、相補共通
データ線ＣＤに共通結合されている。ライトアンプの入
力端子は、データ入力バッファの出力端子に結合され、
データ入力バッファの入力端子は、データ入力端子Ｄin
に結合されている。また、メインアンプの出力端子はデ
ータ出力バッファの入力端子に結合され、データ出力バ
ッファの出力端子はデータ出力端子Ｄout に結合されて
いる。
定されたｌ組が択一的に接続状態とされる相補共通デー
タ線ＣＤは、データ入出力回路ＩＯに結合されている。
データ入出力回路ＩＯは、図示しないライトアンプおよ
びメインアンプならびにデータ入力バッファおよびデー
タ出力バッファを含んでいる。このうち、ライトアンプ
の出力端子およびメインアンプの入力端子は、相補共通
データ線ＣＤに共通結合されている。ライトアンプの入
力端子は、データ入力バッファの出力端子に結合され、
データ入力バッファの入力端子は、データ入力端子Ｄin
に結合されている。また、メインアンプの出力端子はデ
ータ出力バッファの入力端子に結合され、データ出力バ
ッファの出力端子はデータ出力端子Ｄout に結合されて
いる。
【００６５】データ入出力回路ＩＯのデータ入力バッフ
ァは、メモリセルが書き込みモードで選択状態とされる
とき、データ入力端子Ｄinを介して供給される書き込み
データを取り込み、ライトアンプに伝達する。この書き
込みデータは、ライトアンプによって所定の相補書き込
み信号とされた後、相補共通データ線ＣＤを介してメモ
リアレイＭＡＲＹの選択されたｌ個のメモリセルに書き
込まれる。一方、データ入出力回路ＩＯのメインアンプ
は、メモリセルが読み出しモードで選択状態とされると
き、メモリアレイＭＡＲＹの選択されたメモリセルから
相補共通データ線ＣＤを介して出力される２値読み出し
信号をさらに増幅して、データ出力バッファに伝達す
る。この読み出しデータは、データ出力バッファからデ
ータ出力端子Ｄout を介して外部に送出される。
ァは、メモリセルが書き込みモードで選択状態とされる
とき、データ入力端子Ｄinを介して供給される書き込み
データを取り込み、ライトアンプに伝達する。この書き
込みデータは、ライトアンプによって所定の相補書き込
み信号とされた後、相補共通データ線ＣＤを介してメモ
リアレイＭＡＲＹの選択されたｌ個のメモリセルに書き
込まれる。一方、データ入出力回路ＩＯのメインアンプ
は、メモリセルが読み出しモードで選択状態とされると
き、メモリアレイＭＡＲＹの選択されたメモリセルから
相補共通データ線ＣＤを介して出力される２値読み出し
信号をさらに増幅して、データ出力バッファに伝達す
る。この読み出しデータは、データ出力バッファからデ
ータ出力端子Ｄout を介して外部に送出される。
【００６６】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストロープ信号
ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢおよ
びライトイネーブル信号ＷＥＢを元に上記各種の内部制
御信号を選択的に形成してＤＲＡＭの各部に供給する。
制御信号として供給されるロウアドレスストロープ信号
ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢおよ
びライトイネーブル信号ＷＥＢを元に上記各種の内部制
御信号を選択的に形成してＤＲＡＭの各部に供給する。
【００６７】次に、本実施の形態のＤＲＡＭの製造方法
を図２１〜図４７を用いて説明する。
を図２１〜図４７を用いて説明する。
【００６８】このＤＲＡＭを製造するには、まず図２１
に示すように、ｐ- 型単結晶シリコンからなる半導体基
板１の表面を酸化して薄い酸化シリコン膜５３を形成し
た後、ＣＶＤ法を用いて酸化シリコン膜５３上に窒化シ
リコン膜５４を堆積し、次いでフォトレジストをマスク
にしてこの窒化シリコン膜５４をエッチングすることに
より、素子分離領域の窒化シリコン膜５４を除去する。
に示すように、ｐ- 型単結晶シリコンからなる半導体基
板１の表面を酸化して薄い酸化シリコン膜５３を形成し
た後、ＣＶＤ法を用いて酸化シリコン膜５３上に窒化シ
リコン膜５４を堆積し、次いでフォトレジストをマスク
にしてこの窒化シリコン膜５４をエッチングすることに
より、素子分離領域の窒化シリコン膜５４を除去する。
【００６９】次に、図２２に示すように、窒化シリコン
膜５４をマスクにして半導体基板１をアニールすること
により、フィールド酸化膜３を形成する。次に、窒化シ
リコン膜５４を除去した後、図２３に示すように、メモ
リアレイを形成する領域と周辺回路のｎチャネル型ＭＩ
ＳＦＥＴを形成する領域の半導体基板１にｐ型不純物
（ホウ素（Ｂ））をイオン注入してｐ型ウエル２を形成
する。また、周辺回路のｐチャネル型ＭＩＳＦＥＴを形
成する領域の半導体基板１にｎ型不純物（リン（Ｐ））
をイオン注入してｎ型ウエル５５を形成する。続いて、
ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入してｐ型
チャネルストッパ層５を形成し、ｎ型ウエル５５にｎ型
不純物（Ｐ）をイオン注入してｎ型チャネルストッパ層
６を形成する。その後、フィールド酸化膜３で囲まれた
ｐ型ウエル２、ｎ型ウエル５５のそれぞれの活性領域の
表面を熱酸化してゲート酸化膜４を形成する。
膜５４をマスクにして半導体基板１をアニールすること
により、フィールド酸化膜３を形成する。次に、窒化シ
リコン膜５４を除去した後、図２３に示すように、メモ
リアレイを形成する領域と周辺回路のｎチャネル型ＭＩ
ＳＦＥＴを形成する領域の半導体基板１にｐ型不純物
（ホウ素（Ｂ））をイオン注入してｐ型ウエル２を形成
する。また、周辺回路のｐチャネル型ＭＩＳＦＥＴを形
成する領域の半導体基板１にｎ型不純物（リン（Ｐ））
をイオン注入してｎ型ウエル５５を形成する。続いて、
ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入してｐ型
チャネルストッパ層５を形成し、ｎ型ウエル５５にｎ型
不純物（Ｐ）をイオン注入してｎ型チャネルストッパ層
６を形成する。その後、フィールド酸化膜３で囲まれた
ｐ型ウエル２、ｎ型ウエル５５のそれぞれの活性領域の
表面を熱酸化してゲート酸化膜４を形成する。
【００７０】次に、図２４に示すように、メモリセル選
択用ＭＩＳＦＥＴのゲート電極６Ａ（ワード線ＷＬ）、
周辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極６Ｂ
およびｐチャネル型ＭＩＳＦＥＴのゲート電極６Ｃを形
成する。ゲート電極６Ａ（ワード線ＷＬ）とゲート電極
６Ｂ、６Ｃは、ＣＶＤ法を用いて半導体基板１上にタン
グステン（Ｗ）膜を堆積し、続いてこのＷ膜上にプラズ
マＣＶＤ法を用いて窒化シリコン膜５７を堆積した後、
フォトレジストをマスクにしたエッチングでこれらの膜
をパターニングして同時に形成する。
択用ＭＩＳＦＥＴのゲート電極６Ａ（ワード線ＷＬ）、
周辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極６Ｂ
およびｐチャネル型ＭＩＳＦＥＴのゲート電極６Ｃを形
成する。ゲート電極６Ａ（ワード線ＷＬ）とゲート電極
６Ｂ、６Ｃは、ＣＶＤ法を用いて半導体基板１上にタン
グステン（Ｗ）膜を堆積し、続いてこのＷ膜上にプラズ
マＣＶＤ法を用いて窒化シリコン膜５７を堆積した後、
フォトレジストをマスクにしたエッチングでこれらの膜
をパターニングして同時に形成する。
【００７１】次に、図２５に示すように、ｐ型ウエル２
にｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル５５に
ｐ型不純物（Ｂ）をイオン注入する。後の工程で行うア
ニールにより、このｎ型不純物（Ｐ）でメモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）と周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ
- 型半導体領域５８とが形成され、ｐ型不純物（Ｂ）で
周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領
域５９が形成される。
にｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル５５に
ｐ型不純物（Ｂ）をイオン注入する。後の工程で行うア
ニールにより、このｎ型不純物（Ｐ）でメモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）と周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ
- 型半導体領域５８とが形成され、ｐ型不純物（Ｂ）で
周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領
域５９が形成される。
【００７２】次に、図２６に示すように、ゲート電極６
Ａ（ワード線ＷＬ）とゲート電極６Ｂ、６Ｃのそれぞれ
の側壁にサイドウォールスペーサ９を形成した後、周辺
回路のｐ型ウエル２にｎ型不純物（Ｐ）をイオン注入
し、ｎ型ウエル５５にｐ型不純物（Ｂ）をイオン注入す
る。サイドウォールスペーサ９は、プラズマＣＶＤ法を
用いて半導体基板１上に窒化シリコン膜を堆積した後、
この窒化シリコン膜を異方性エッチングで加工して形成
する。
Ａ（ワード線ＷＬ）とゲート電極６Ｂ、６Ｃのそれぞれ
の側壁にサイドウォールスペーサ９を形成した後、周辺
回路のｐ型ウエル２にｎ型不純物（Ｐ）をイオン注入
し、ｎ型ウエル５５にｐ型不純物（Ｂ）をイオン注入す
る。サイドウォールスペーサ９は、プラズマＣＶＤ法を
用いて半導体基板１上に窒化シリコン膜を堆積した後、
この窒化シリコン膜を異方性エッチングで加工して形成
する。
【００７３】次に、図２７に示すように、半導体基板１
を窒素雰囲気中でアニールして前記ｎ型不純物（Ｐ）と
ｐ型不純物とを拡散させることにより、メモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）と、周辺回路のｎチャネル型ＭＩＳＦＥＴの
ｎ- 型半導体領域５８およびｎ+ 型半導体領域６０と、
ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域５９およ
びｐ+ 型半導体領域６１とを形成する。周辺回路のｎチ
ャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそ
れぞれは、ｎ- 型半導体領域５８とｎ+ 型半導体領域６
０とからなるＬＤＤ(Lightly Doped Drain) 構造で構成
され、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイ
ン領域のそれぞれは、ｐ- 型半導体領域５９とｐ+ 型半
導体領域６１とからなるＬＤＤ構造で構成される。
を窒素雰囲気中でアニールして前記ｎ型不純物（Ｐ）と
ｐ型不純物とを拡散させることにより、メモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８（ソース領域、ドレ
イン領域）と、周辺回路のｎチャネル型ＭＩＳＦＥＴの
ｎ- 型半導体領域５８およびｎ+ 型半導体領域６０と、
ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域５９およ
びｐ+ 型半導体領域６１とを形成する。周辺回路のｎチ
ャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそ
れぞれは、ｎ- 型半導体領域５８とｎ+ 型半導体領域６
０とからなるＬＤＤ(Lightly Doped Drain) 構造で構成
され、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイ
ン領域のそれぞれは、ｐ- 型半導体領域５９とｐ+ 型半
導体領域６１とからなるＬＤＤ構造で構成される。
【００７４】次に、図２８に示すように、メモリセル選
択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部に
プラズマＣＶＤ法を用いて酸化シリコン膜６２を堆積
し、続いてこの酸化シリコン膜６２を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ）法で研磨して
その表面を平坦化した後、フォトレジストをマスクにし
て酸化シリコン膜６２およびゲート酸化膜４をエッチン
グすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域８（ソース領域、ドレイン領域）の上部に
接続孔６３、６４を形成し、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴのｎ+ 型半導体領域６０（ソース領域、ドレ
イン領域）の上部に接続孔６５、６６を形成し、ｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域６１（ソース領
域、ドレイン領域）の上部に接続孔６７、６８を形成す
る。
択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部に
プラズマＣＶＤ法を用いて酸化シリコン膜６２を堆積
し、続いてこの酸化シリコン膜６２を化学的機械研磨(C
hemical Mechanical Polishing; ＣＭＰ）法で研磨して
その表面を平坦化した後、フォトレジストをマスクにし
て酸化シリコン膜６２およびゲート酸化膜４をエッチン
グすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域８（ソース領域、ドレイン領域）の上部に
接続孔６３、６４を形成し、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴのｎ+ 型半導体領域６０（ソース領域、ドレ
イン領域）の上部に接続孔６５、６６を形成し、ｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域６１（ソース領
域、ドレイン領域）の上部に接続孔６７、６８を形成す
る。
【００７５】このとき、メモリセル選択用ＭＩＳＦＥＴ
のゲート電極６Ａ（ワード線ＷＬ）の上部に形成された
窒化シリコン膜５７と側壁に形成された窒化シリコンの
サイドウォールスペーサ９は、僅かにエッチングされる
だけなので、接続孔６３、６４が自己整合（セルフアラ
イン）で形成される。同様に、周辺回路のｎチャネル型
ＭＩＳＦＥＴのゲート電極６Ｂ、ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極６Ｃのそれぞれの上部に形成された窒
化シリコン膜５７と側壁に形成された窒化シリコンのサ
イドウォールスペーサ９は、僅かにエッチングされるだ
けなので、接続孔６５〜６８が自己整合（セルフアライ
ン）で形成される。
のゲート電極６Ａ（ワード線ＷＬ）の上部に形成された
窒化シリコン膜５７と側壁に形成された窒化シリコンの
サイドウォールスペーサ９は、僅かにエッチングされる
だけなので、接続孔６３、６４が自己整合（セルフアラ
イン）で形成される。同様に、周辺回路のｎチャネル型
ＭＩＳＦＥＴのゲート電極６Ｂ、ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極６Ｃのそれぞれの上部に形成された窒
化シリコン膜５７と側壁に形成された窒化シリコンのサ
イドウォールスペーサ９は、僅かにエッチングされるだ
けなので、接続孔６５〜６８が自己整合（セルフアライ
ン）で形成される。
【００７６】メモリセル選択用ＭＩＳＦＥＴ、周辺回路
のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜６２の他にも、例えばＣＶＤ法を用いて堆積した
オゾン（Ｏ3)−ＢＰＳＧ膜や、ＣＶＤ法を用いて堆積し
たオゾン−ＴＥＯＳ(Tetra Ethoxy Silane) などを使用
することができる。これらの絶縁膜は、酸化シリコン膜
６２と同じく、化学的機械研磨（ＣＭＰ）法でその表面
を平坦化する。
のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜６２の他にも、例えばＣＶＤ法を用いて堆積した
オゾン（Ｏ3)−ＢＰＳＧ膜や、ＣＶＤ法を用いて堆積し
たオゾン−ＴＥＯＳ(Tetra Ethoxy Silane) などを使用
することができる。これらの絶縁膜は、酸化シリコン膜
６２と同じく、化学的機械研磨（ＣＭＰ）法でその表面
を平坦化する。
【００７７】次に、図２９に示すように、接続孔６３〜
６８の内部にＴｉＮとＷの積層膜で構成されたプラグ６
９を埋め込む。このプラグ６９は、酸化シリコン膜６２
の上部に基板とＷ膜との接着層となるＴｉＮ膜をスパッ
タリング法を用いて堆積し、続いてＣＶＤ法を用いてこ
のＴｉＮ膜の上部にＷ膜を堆積した後、このＷ膜とＴｉ
Ｎ膜とをエッチバックして形成する。
６８の内部にＴｉＮとＷの積層膜で構成されたプラグ６
９を埋め込む。このプラグ６９は、酸化シリコン膜６２
の上部に基板とＷ膜との接着層となるＴｉＮ膜をスパッ
タリング法を用いて堆積し、続いてＣＶＤ法を用いてこ
のＴｉＮ膜の上部にＷ膜を堆積した後、このＷ膜とＴｉ
Ｎ膜とをエッチバックして形成する。
【００７８】このとき、プラグ６９と基板のコンタクト
抵抗を低減するために、接続孔６３〜６８の底部にＴｉ
シリサイド（ＴｉＳｉ2)層を形成してもよい。Ｔｉシリ
サイド層は、スパッタリング法を用いて酸化シリコン膜
６２の上部にＴｉ膜を堆積し、８００℃程度のアニール
でこのＴｉ膜と接続孔６３〜６８の底部の基板とを反応
させた後、酸化シリコン膜６２上に残った未反応のＴｉ
膜をウェットエッチングで除去して形成する。その後、
酸化シリコン膜６２の上部に堆積したＴｉＮ膜とＷ膜と
をエッチバックしてプラグ６９を形成する。
抵抗を低減するために、接続孔６３〜６８の底部にＴｉ
シリサイド（ＴｉＳｉ2)層を形成してもよい。Ｔｉシリ
サイド層は、スパッタリング法を用いて酸化シリコン膜
６２の上部にＴｉ膜を堆積し、８００℃程度のアニール
でこのＴｉ膜と接続孔６３〜６８の底部の基板とを反応
させた後、酸化シリコン膜６２上に残った未反応のＴｉ
膜をウェットエッチングで除去して形成する。その後、
酸化シリコン膜６２の上部に堆積したＴｉＮ膜とＷ膜と
をエッチバックしてプラグ６９を形成する。
【００７９】次に、図３０に示すように、酸化シリコン
膜６２の上部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線
７０Ａ、７０Ｂとを形成する。ビット線ＢＬ1,ＢＬ2 と
配線７０Ａ、７０Ｂは、プラズマＣＶＤ法を用いて酸化
シリコン膜６２の上部にＷ膜を堆積し、続いてこのＷ膜
の上部にＣＶＤ法を用いて窒化シリコン膜７１を堆積し
た後、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして同時に形成する。
膜６２の上部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線
７０Ａ、７０Ｂとを形成する。ビット線ＢＬ1,ＢＬ2 と
配線７０Ａ、７０Ｂは、プラズマＣＶＤ法を用いて酸化
シリコン膜６２の上部にＷ膜を堆積し、続いてこのＷ膜
の上部にＣＶＤ法を用いて窒化シリコン膜７１を堆積し
た後、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして同時に形成する。
【００８０】ビット線ＢＬ1 は、前記接続孔６３を通じ
てメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方（ｎ型半導体領域８）と電気的に接続され
る。またビット線ＢＬ2 は、前記接続孔６５を通じて周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、
ドレイン領域の一方（ｎ+ 型半導体領域６０）と電気的
に接続される。
てメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方（ｎ型半導体領域８）と電気的に接続され
る。またビット線ＢＬ2 は、前記接続孔６５を通じて周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、
ドレイン領域の一方（ｎ+ 型半導体領域６０）と電気的
に接続される。
【００８１】周辺回路の配線７０Ａの一端は、接続孔６
６を通じてｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域の他方（ｎ+ 型半導体領域６０）と電気的に
接続され、他端は接続孔６７を通じてｐチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域の一方（ｐ+ 型半
導体領域６１）と電気的に接続される。また配線７０Ｂ
は、接続孔６８を通じてｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他方（ｐ+ 型半導体領域６
１）と電気的に接続される。
６を通じてｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域の他方（ｎ+ 型半導体領域６０）と電気的に
接続され、他端は接続孔６７を通じてｐチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域の一方（ｐ+ 型半
導体領域６１）と電気的に接続される。また配線７０Ｂ
は、接続孔６８を通じてｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他方（ｐ+ 型半導体領域６
１）と電気的に接続される。
【００８２】次に、図３１に示すように、ビット線ＢＬ
1,ＢＬ2 と配線７０Ａ、７０Ｂのそれぞれの側壁にサイ
ドウォールスペーサ７２を形成する。サイドウォールス
ペーサ７２は、プラズマＣＶＤ法を用いて酸化シリコン
膜６２の上部に窒化シリコン膜を堆積した後、この窒化
シリコン膜を異方性エッチングで加工して形成する。
1,ＢＬ2 と配線７０Ａ、７０Ｂのそれぞれの側壁にサイ
ドウォールスペーサ７２を形成する。サイドウォールス
ペーサ７２は、プラズマＣＶＤ法を用いて酸化シリコン
膜６２の上部に窒化シリコン膜を堆積した後、この窒化
シリコン膜を異方性エッチングで加工して形成する。
【００８３】次に、図３２に示すように、ビット線ＢＬ
1,ＢＬ2 と配線７０Ａ、７０Ｂのそれぞれの上部にプラ
ズマＣＶＤ法を用いて酸化シリコン膜７３を堆積し、続
いてこの酸化シリコン膜７３を化学的機械研磨（ＣＭ
Ｐ）法で研磨してその表面を平坦化した後、フォトレジ
ストをマスクにして酸化シリコン膜７３をエッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半
導体領域８（ソース領域、ドレイン領域）の一方の上部
に形成された前記接続孔６４の上部に接続孔７４を形成
する。このとき、ビット線ＢＬ1 の上部に形成された窒
化シリコン膜７１と側壁に形成された窒化シリコンのサ
イドウォールスペーサ７２は、僅かにエッチングされる
だけなので、接続孔７４が自己整合（セルフアライン）
で形成される。
1,ＢＬ2 と配線７０Ａ、７０Ｂのそれぞれの上部にプラ
ズマＣＶＤ法を用いて酸化シリコン膜７３を堆積し、続
いてこの酸化シリコン膜７３を化学的機械研磨（ＣＭ
Ｐ）法で研磨してその表面を平坦化した後、フォトレジ
ストをマスクにして酸化シリコン膜７３をエッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半
導体領域８（ソース領域、ドレイン領域）の一方の上部
に形成された前記接続孔６４の上部に接続孔７４を形成
する。このとき、ビット線ＢＬ1 の上部に形成された窒
化シリコン膜７１と側壁に形成された窒化シリコンのサ
イドウォールスペーサ７２は、僅かにエッチングされる
だけなので、接続孔７４が自己整合（セルフアライン）
で形成される。
【００８４】ビット線ＢＬ1,ＢＬ2 および配線７０Ａ、
７０Ｂの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜７３の他にも、例えば前記のオゾン−ＢＰＳＧ膜
やオゾン−ＴＥＯＳ膜、あるいはスピンオングラス(Spi
n On Glass; ＳＯＧ）膜などを使用することができる。
オゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜を使用した場
合は、酸化シリコン膜７３と同じく化学的機械研磨（Ｃ
ＭＰ）法でその表面を平坦化する。
７０Ｂの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜７３の他にも、例えば前記のオゾン−ＢＰＳＧ膜
やオゾン−ＴＥＯＳ膜、あるいはスピンオングラス(Spi
n On Glass; ＳＯＧ）膜などを使用することができる。
オゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜を使用した場
合は、酸化シリコン膜７３と同じく化学的機械研磨（Ｃ
ＭＰ）法でその表面を平坦化する。
【００８５】次に、図３３に示すように、接続孔７４の
内部にＷのプラグ７５を埋め込んだ後、接続孔７４の上
部に情報蓄積用容量素子の下部電極（蓄積電極）７６を
形成する。Ｗのプラグ７５は、ＣＶＤ法を用いて酸化シ
リコン膜７３の上部にＷ膜を堆積した後、このＷ膜をエ
ッチバックして形成する。下部電極７６は、ＣＶＤ法を
用いて酸化シリコン膜７３の上部にＷ膜を堆積した後、
フォトレジストをマスクにしたエッチングでこのＷ膜を
パターニングして形成する。
内部にＷのプラグ７５を埋め込んだ後、接続孔７４の上
部に情報蓄積用容量素子の下部電極（蓄積電極）７６を
形成する。Ｗのプラグ７５は、ＣＶＤ法を用いて酸化シ
リコン膜７３の上部にＷ膜を堆積した後、このＷ膜をエ
ッチバックして形成する。下部電極７６は、ＣＶＤ法を
用いて酸化シリコン膜７３の上部にＷ膜を堆積した後、
フォトレジストをマスクにしたエッチングでこのＷ膜を
パターニングして形成する。
【００８６】次に、図３４に示すように、下部電極２２
の上部に酸化タンタル膜７７を堆積する。酸化タンタル
膜７７は、ステップカバレージのよいＣＶＤ法を用いて
堆積する。酸化タンタル膜７７は、例えばＴａ（ＯＣ2
Ｈ5) を反応ガスに用いて４００℃程度の温度で堆積し
た後、電気炉またはランプアニール装置を用いて７００
〜１０００℃程度の温度でアニールする。
の上部に酸化タンタル膜７７を堆積する。酸化タンタル
膜７７は、ステップカバレージのよいＣＶＤ法を用いて
堆積する。酸化タンタル膜７７は、例えばＴａ（ＯＣ2
Ｈ5) を反応ガスに用いて４００℃程度の温度で堆積し
た後、電気炉またはランプアニール装置を用いて７００
〜１０００℃程度の温度でアニールする。
【００８７】次に、前記実施の形態１で用いたＣＶＤ装
置を用いて酸化タンタル膜７７の上部に上部電極用の導
電膜を堆積する。このとき使用するチタン含有ソースガ
スはＴｉＣｌ4 、ＴＤＭＡＴまたはＴＤＥＡＴ、窒素含
有還元性ガスはＮＨ3 、ＭＭＨまたはそれらの混合ガ
ス、不活性ガスはＨｅ、Ａｒ、Ｎ2 またはそれらの混合
ガスである。
置を用いて酸化タンタル膜７７の上部に上部電極用の導
電膜を堆積する。このとき使用するチタン含有ソースガ
スはＴｉＣｌ4 、ＴＤＭＡＴまたはＴＤＥＡＴ、窒素含
有還元性ガスはＮＨ3 、ＭＭＨまたはそれらの混合ガ
ス、不活性ガスはＨｅ、Ａｒ、Ｎ2 またはそれらの混合
ガスである。
【００８８】本実施の形態では、図３５に示すステップ
に従ってＣＶＤ装置のチャンバ内にガスを導入する。す
なわち、チャンバ内を所定の真空度に排気した後、基板
を昇温させながら不活性ガスを導入し、基板温度がほぼ
一定になったところでチタン含有ソースガスを導入して
これを熱分解させることにより、図３６に示すように、
酸化タンタル膜７７の表面にＴｉを主成分とする膜厚３
０〜５０Å程度の薄い保護膜７８を形成する。続いて、
チャンバ内に窒素含有還元性ガスを導入してチタン含有
ソースガスと反応させることにより、図３７に示すよう
に、保護膜７８の表面にＴｉＮ膜７９を堆積する。この
ときの代表的なチタン含有ソースガスと窒素含有還元性
ガスとの反応式を図３８に示す。
に従ってＣＶＤ装置のチャンバ内にガスを導入する。す
なわち、チャンバ内を所定の真空度に排気した後、基板
を昇温させながら不活性ガスを導入し、基板温度がほぼ
一定になったところでチタン含有ソースガスを導入して
これを熱分解させることにより、図３６に示すように、
酸化タンタル膜７７の表面にＴｉを主成分とする膜厚３
０〜５０Å程度の薄い保護膜７８を形成する。続いて、
チャンバ内に窒素含有還元性ガスを導入してチタン含有
ソースガスと反応させることにより、図３７に示すよう
に、保護膜７８の表面にＴｉＮ膜７９を堆積する。この
ときの代表的なチタン含有ソースガスと窒素含有還元性
ガスとの反応式を図３８に示す。
【００８９】チタン含有ソースガスは、図３９に示すよ
うに、基板の昇温時に不活性ガスとほぼ同時に導入して
もよく、あるいは図４０に示すように、窒素含有還元性
ガスを導入する直前に導入してもよいが、いずれの場合
も窒素含有還元性ガスに先だってチタン含有ソースガス
を導入する。このようにすると、チタン含有ソースガス
の熱分解によって酸化タンタル膜７７の表面に保護膜７
８が形成され、これがその後に導入される窒素含有還元
性ガスと酸化タンタル膜７７との接触を防ぐので、酸化
タンタル膜７７の劣化が防止される。
うに、基板の昇温時に不活性ガスとほぼ同時に導入して
もよく、あるいは図４０に示すように、窒素含有還元性
ガスを導入する直前に導入してもよいが、いずれの場合
も窒素含有還元性ガスに先だってチタン含有ソースガス
を導入する。このようにすると、チタン含有ソースガス
の熱分解によって酸化タンタル膜７７の表面に保護膜７
８が形成され、これがその後に導入される窒素含有還元
性ガスと酸化タンタル膜７７との接触を防ぐので、酸化
タンタル膜７７の劣化が防止される。
【００９０】また、酸化タンタル膜７７の上部に保護膜
７８とＴｉＮ膜７９とを堆積する際には、窒素含有還元
性ガスの透過に対する保護膜７８のバリヤ性が十分高く
なるような温度条件で成膜を行う必要がある。具体的に
は、結晶化温度よりも低い温度で成膜を行い、結晶に比
べて膜中にガスの透過するパスが少ないアモルファス状
あるいは多結晶状の保護膜７８を形成する。
７８とＴｉＮ膜７９とを堆積する際には、窒素含有還元
性ガスの透過に対する保護膜７８のバリヤ性が十分高く
なるような温度条件で成膜を行う必要がある。具体的に
は、結晶化温度よりも低い温度で成膜を行い、結晶に比
べて膜中にガスの透過するパスが少ないアモルファス状
あるいは多結晶状の保護膜７８を形成する。
【００９１】保護膜７８とＴｉＮ膜７９の成膜温度は、
使用するチタン含有ソースガスや窒素含有還元性ガスの
種類およびそれらの組み合わせによって最適値が異なる
が、一般に窒素含有還元性ガスとしてＮＨ3 を使用する
場合は５５０℃以下、より好ましくは５００℃以下であ
り、ＭＭＨを使用する場合は５００℃以下、より好まし
くは４５０℃以下である。
使用するチタン含有ソースガスや窒素含有還元性ガスの
種類およびそれらの組み合わせによって最適値が異なる
が、一般に窒素含有還元性ガスとしてＮＨ3 を使用する
場合は５５０℃以下、より好ましくは５００℃以下であ
り、ＭＭＨを使用する場合は５００℃以下、より好まし
くは４５０℃以下である。
【００９２】図４１および図４２は、上記保護膜７８お
よびＴｉＮ膜７９の成膜温度と、酸化タンタル膜７７の
電界強度との関係を調べた実験結果を示すグラフであ
る。図４１は、ＴｉＮ膜７９で構成された上部電極に正
（＋）の電圧を印加したときの１０-8Ａ／cm2 での電界
強度を示し、図４２は、上記上部電極に負（−）の電圧
を印加したときの１０-8Ａ／cm2 での電界強度を示して
いる。図中の白い丸印（○）は、前記図３５に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、黒い丸印（●）は、前記図３９に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、白い角印（□）は、前記図４０に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、黒い角印（■）は、同じく図４０に示した
ステップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａ
ｒ、チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元
性ガス＝ＮＨ3 ＋ＭＭＨ）である。
よびＴｉＮ膜７９の成膜温度と、酸化タンタル膜７７の
電界強度との関係を調べた実験結果を示すグラフであ
る。図４１は、ＴｉＮ膜７９で構成された上部電極に正
（＋）の電圧を印加したときの１０-8Ａ／cm2 での電界
強度を示し、図４２は、上記上部電極に負（−）の電圧
を印加したときの１０-8Ａ／cm2 での電界強度を示して
いる。図中の白い丸印（○）は、前記図３５に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、黒い丸印（●）は、前記図３９に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、白い角印（□）は、前記図４０に示したス
テップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａｒ、
チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元性ガ
ス＝ＮＨ3)、黒い角印（■）は、同じく図４０に示した
ステップで成膜を行った場合（不活性ガス＝Ｈｅ＋Ａ
ｒ、チタン含有ソースガス＝ＴｉＣｌ4 、窒素含有還元
性ガス＝ＮＨ3 ＋ＭＭＨ）である。
【００９３】上記実験結果から、一般に保護膜７８およ
びＴｉＮ膜７９の成膜温度が低い方が酸化タンタル膜７
７の電界強度が増加し、容量絶縁膜のリーク耐圧が向上
することが判る。なお、上記の成膜プロセスでは、チタ
ン含有ソースガス（ＴｉＣｌ4)の分解によって生じた塩
素が膜中に取り込まれる。この塩素濃度は、図４３に示
すように、成膜温度が低くなるにつれて高くなる。上部
電極を構成する導電膜中に高濃度の塩素が取り込まれる
と、上部電極の上層にＡｌ（アルミニウム）を含む配線
を形成した際、上部電極とこの配線とを接続する接続孔
を通じて配線中に塩素が取り込まれるため、配線腐蝕を
引き起こすポテンシャルが高くなる。従って、保護膜７
８およびＴｉＮ膜７９の成膜温度の下限は、この点にも
配慮して設定する必要がある。
びＴｉＮ膜７９の成膜温度が低い方が酸化タンタル膜７
７の電界強度が増加し、容量絶縁膜のリーク耐圧が向上
することが判る。なお、上記の成膜プロセスでは、チタ
ン含有ソースガス（ＴｉＣｌ4)の分解によって生じた塩
素が膜中に取り込まれる。この塩素濃度は、図４３に示
すように、成膜温度が低くなるにつれて高くなる。上部
電極を構成する導電膜中に高濃度の塩素が取り込まれる
と、上部電極の上層にＡｌ（アルミニウム）を含む配線
を形成した際、上部電極とこの配線とを接続する接続孔
を通じて配線中に塩素が取り込まれるため、配線腐蝕を
引き起こすポテンシャルが高くなる。従って、保護膜７
８およびＴｉＮ膜７９の成膜温度の下限は、この点にも
配慮して設定する必要がある。
【００９４】次に、図４４に示すように、ＴｉＮ膜７９
の上部に高選択比膜８０を堆積した後、フォトレジスト
をマスクにしたドライエッチングで高選択比膜８０、Ｔ
ｉＮ膜７９、保護膜７８および酸化タンタル膜７７をパ
ターニングして上部電極（プレート電極）９０および容
量絶縁膜（酸化タンタル膜７７）を形成し、情報蓄積用
容量素子Ｃｓを完成させる。また同時に周辺回路の配線
８１、８２を形成する。高選択比膜８０は、後の工程で
酸化シリコン膜や窒化シリコン膜をエッチングする際の
エッチングストッパとなる膜であり、酸化シリコン膜や
窒化シリコン膜に対するエッチング選択比が大きい材料
であれば絶縁膜であっても導電膜であってもよい。
の上部に高選択比膜８０を堆積した後、フォトレジスト
をマスクにしたドライエッチングで高選択比膜８０、Ｔ
ｉＮ膜７９、保護膜７８および酸化タンタル膜７７をパ
ターニングして上部電極（プレート電極）９０および容
量絶縁膜（酸化タンタル膜７７）を形成し、情報蓄積用
容量素子Ｃｓを完成させる。また同時に周辺回路の配線
８１、８２を形成する。高選択比膜８０は、後の工程で
酸化シリコン膜や窒化シリコン膜をエッチングする際の
エッチングストッパとなる膜であり、酸化シリコン膜や
窒化シリコン膜に対するエッチング選択比が大きい材料
であれば絶縁膜であっても導電膜であってもよい。
【００９５】次に、図４５に示すように、情報蓄積用容
量素子Ｃｓおよび配線８１、８２の上部に酸化シリコン
膜８３を堆積した後、フォトレジストをマスクにして酸
化シリコン膜８３をドライエッチングすることにより、
情報蓄積用容量素子Ｃｓの上部電極９０の上部に接続孔
８４を形成し、配線８１の上部に接続孔８５を形成す
る。また同時に、配線８２が形成された領域の酸化シリ
コン膜８３、酸化シリコン膜７３および窒化シリコン膜
７１をエッチングして周辺回路の配線７０Ｂの上部に接
続孔８６を形成する。このとき、上部電極９０の上部と
配線８１、８２の上部は高選択比膜８０で覆われている
ので、上部電極９０や配線８１、８２がエッチングされ
て膜厚が薄くなることはない。
量素子Ｃｓおよび配線８１、８２の上部に酸化シリコン
膜８３を堆積した後、フォトレジストをマスクにして酸
化シリコン膜８３をドライエッチングすることにより、
情報蓄積用容量素子Ｃｓの上部電極９０の上部に接続孔
８４を形成し、配線８１の上部に接続孔８５を形成す
る。また同時に、配線８２が形成された領域の酸化シリ
コン膜８３、酸化シリコン膜７３および窒化シリコン膜
７１をエッチングして周辺回路の配線７０Ｂの上部に接
続孔８６を形成する。このとき、上部電極９０の上部と
配線８１、８２の上部は高選択比膜８０で覆われている
ので、上部電極９０や配線８１、８２がエッチングされ
て膜厚が薄くなることはない。
【００９６】次に、図４６に示すように、上部電極９０
および配線８１、８２を覆っている高選択比膜８０をエ
ッチングすることにより、接続孔８５の内部に配線８１
の一部を露出させ、接続孔８６の内部に配線８２の一端
を露出させる。
および配線８１、８２を覆っている高選択比膜８０をエ
ッチングすることにより、接続孔８５の内部に配線８１
の一部を露出させ、接続孔８６の内部に配線８２の一端
を露出させる。
【００９７】次に、図４７に示すように、接続孔８４、
８５、８６の内部にＴｉＮ（またはＷ）からなるプラグ
８７を埋め込んだ後、酸化シリコン膜８３の上部にＡｌ
とＴｉＮの積層膜からなる配線８８Ａ、８８Ｂ、８８Ｃ
を形成する。これにより、周辺回路の配線８１は、配線
８８Ｃおよび配線８２を介して下層の配線７０Ｂと接続
される。
８５、８６の内部にＴｉＮ（またはＷ）からなるプラグ
８７を埋め込んだ後、酸化シリコン膜８３の上部にＡｌ
とＴｉＮの積層膜からなる配線８８Ａ、８８Ｂ、８８Ｃ
を形成する。これにより、周辺回路の配線８１は、配線
８８Ｃおよび配線８２を介して下層の配線７０Ｂと接続
される。
【００９８】このように、本実施の形態によれば、情報
蓄積用容量素子Ｃｓの容量絶縁膜を構成する酸化タンタ
ル膜７７の上部に低温ＣＶＤ法でＴｉＮ膜７９を堆積し
て上部電極９０を形成する際、あらかじめ酸化タンタル
膜７７の表面に窒素含有還元性ガスを透過しない保護膜
７８を形成しておくことにより、酸化タンタル膜７７の
耐圧劣化（リーク電流の増大）を確実に防止することが
できるので、リフレッシュ特性の向上したＤＲＡＭを実
現することができる。
蓄積用容量素子Ｃｓの容量絶縁膜を構成する酸化タンタ
ル膜７７の上部に低温ＣＶＤ法でＴｉＮ膜７９を堆積し
て上部電極９０を形成する際、あらかじめ酸化タンタル
膜７７の表面に窒素含有還元性ガスを透過しない保護膜
７８を形成しておくことにより、酸化タンタル膜７７の
耐圧劣化（リーク電流の増大）を確実に防止することが
できるので、リフレッシュ特性の向上したＤＲＡＭを実
現することができる。
【００９９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１００】前記実施の形態では、容量素子の上部電極
をＴｉＮで構成する場合について説明したが、上部電極
をＴｉＮ以外の材料例えばＴａＮなどで構成する場合に
も本発明を適用することができる。例えば酸化タンタル
膜上にＣＶＤ法でＴａＮ膜を堆積する場合は、Ｔａ（Ｏ
Ｃ2 Ｈ5) をＮＨ3 やＭＭＨなどの窒素含有還元性ガス
で還元する方法が用いられる。そこで、ＴａＮ膜の形成
に先立って酸化タンタル膜の表面に保護膜を形成するこ
とにより、窒素含有還元性ガスとの接触による酸化タン
タル膜の耐圧劣化を防止することができる。
をＴｉＮで構成する場合について説明したが、上部電極
をＴｉＮ以外の材料例えばＴａＮなどで構成する場合に
も本発明を適用することができる。例えば酸化タンタル
膜上にＣＶＤ法でＴａＮ膜を堆積する場合は、Ｔａ（Ｏ
Ｃ2 Ｈ5) をＮＨ3 やＭＭＨなどの窒素含有還元性ガス
で還元する方法が用いられる。そこで、ＴａＮ膜の形成
に先立って酸化タンタル膜の表面に保護膜を形成するこ
とにより、窒素含有還元性ガスとの接触による酸化タン
タル膜の耐圧劣化を防止することができる。
【０１０１】また本発明は、容量素子の容量絶縁膜を酸
化タンタル以外の高誘電体膜や強誘電体膜、例えばＢａ
ＳｒＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰＺＴ、
Ｂ（ホウ素）あるいはＦ（フッ素）をドープしたＺｎＯ
などで構成するＤＲＡＭや不揮発性メモリなどに適用す
ることもできる。
化タンタル以外の高誘電体膜や強誘電体膜、例えばＢａ
ＳｒＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰＺＴ、
Ｂ（ホウ素）あるいはＦ（フッ素）をドープしたＺｎＯ
などで構成するＤＲＡＭや不揮発性メモリなどに適用す
ることもできる。
【０１０２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０３】本発明によれば、容量素子の容量絶縁膜を
構成する酸化タンタル膜の上部にＴｉＮ膜を堆積して上
部電極を形成する際、あらかじめ酸化タンタル膜の表面
に低温ＣＶＤ法で保護膜を形成しておくことにより、窒
素含有還元性ガスと酸化タンタル膜との接触が防止され
るので、耐圧特性の向上した容量素子を得ることができ
る。
構成する酸化タンタル膜の上部にＴｉＮ膜を堆積して上
部電極を形成する際、あらかじめ酸化タンタル膜の表面
に低温ＣＶＤ法で保護膜を形成しておくことにより、窒
素含有還元性ガスと酸化タンタル膜との接触が防止され
るので、耐圧特性の向上した容量素子を得ることができ
る。
【０１０４】本発明によれば、容量素子の容量絶縁膜を
高誘電率体膜で構成することにより、容量素子の蓄積電
荷量を増大させることができる。
高誘電率体膜で構成することにより、容量素子の蓄積電
荷量を増大させることができる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
に用いるＣＶＤ装置の要部構成図である。
に用いるＣＶＤ装置の要部構成図である。
【図１９】本発明の他の実施の形態であるＤＲＡＭのブ
ロック図である。
ロック図である。
【図２０】本発明の他の実施の形態であるＤＲＡＭのメ
モリアレイとセンスアンプの回路図である。
モリアレイとセンスアンプの回路図である。
【図２１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３５】上部電極用ＴｉＮ膜の成膜ステップを示すグ
ラフである。
ラフである。
【図３６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３８】チタン含有ソースガスと窒素含有還元性ガス
との反応式を示す図である。
との反応式を示す図である。
【図３９】上部電極用ＴｉＮ膜の成膜ステップを示すグ
ラフである。
ラフである。
【図４０】上部電極用ＴｉＮ膜の成膜ステップを示すグ
ラフである。
ラフである。
【図４１】保護膜およびＴｉＮ膜の成膜温度と、酸化タ
ンタル膜の電界強度との関係を示すグラフである。
ンタル膜の電界強度との関係を示すグラフである。
【図４２】保護膜およびＴｉＮ膜の成膜温度と、酸化タ
ンタル膜の電界強度との関係を示すグラフである。
ンタル膜の電界強度との関係を示すグラフである。
【図４３】保護膜およびＴｉＮ膜の成膜温度と、膜中に
取り込まれる塩素濃度との関係を示すグラフである。
取り込まれる塩素濃度との関係を示すグラフである。
【図４４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ｐ型チャネルストッパ層 ６ ゲート電極 ６Ａ〜６Ｃ ゲート電極 ７ 酸化シリコン膜 ８ ｎ型半導体領域（ソース領域、ドレイン領域） ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ 接続孔 １２ 多結晶シリコン膜 １３ ＢＰＳＧ膜 １４ 接続孔 １５ 酸化シリコン膜 １６ 窒化シリコン膜 １７ 酸化シリコン膜 １８ 接続孔 １９ 多結晶シリコン膜 ２０ 酸化シリコン膜 ２１ 多結晶シリコン膜 ２２ 下部電極（蓄積電極） ２３ 窒化シリコン膜 ２４ 酸化タンタル膜 ２５ 容量絶縁膜 ２６ アモルファスＴｉ膜 ２７ ＴｉＮ膜 ２８ 上部電極 ４０ ＣＶＤ装置 ４１ チャンバ ４２ バルブ ４３ バルブ ４４ 真空ポンプ ４５ 真空ポンプ ５３ 酸化シリコン膜 ５４ 窒化シリコン膜 ５５ ｎ型ウエル ５６ ｎ型チャネルストッパ層 ５７ 窒化シリコン膜 ５８ ｎ- 型半導体領域 ５９ ｐ- 型半導体領域 ６０ ｎ+ 型半導体領域 ６１ ｐ+ 型半導体領域 ６２ 酸化シリコン膜 ６３〜６８ 接続孔 ６９ プラグ ７０Ａ 配線 ７０Ｂ 配線 ７１ 窒化シリコン膜 ７２ サイドウォールスペーサ ７３ 酸化シリコン膜 ７４ 接続孔 ７５ プラグ ７６ 下部電極（蓄積電極） ７７ 酸化タンタル膜 ７８ 保護膜 ７９ ＴｉＮ膜 ８０ 高選択比膜 ８１ 配線 ８２ 配線 ８３ 酸化シリコン膜 ８４〜８６ 接続孔 ８７ プラグ ８８Ａ〜８８Ｃ 配線 ９０ 上部電極（プレート電極） ＢＬ ビット線 ＢＬ1 ビット線 ＢＬ2 ビット線 Ｃｓ 情報蓄積用容量素子 ＣＡＳＢ カラムアドレスストローブ信号 ＣＤ 相補共通データ線 ＩＯ データ入出力回路 ＭＡＲＹ メモリアレイ ＲＡＳＢ ロウアドレスストローブ信号 ＳＡ センスアンプ ＳＰ コモンソース線 ＴＧ タイミング発生回路 ＶＰ プレート電圧 ＷＥＢ ライトイネーブル信号 ＷＬ ワード線 ＸＢ Ｘアドレスバッファ ＸＤ Ｘアドレスデコーダ ＹＢ Ｙアドレスバッファ ＹＤ Ｙアドレスデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 昌之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (14)
- 【請求項１】 下部電極と、前記下部電極上に形成され
た高誘電体膜を含む単一または複数の膜からなる容量絶
縁膜と、前記容量絶縁膜上に形成されたチタンナイトラ
イド膜を含む単一または複数の膜からなる上部電極とで
構成された容量素子を有する半導体集積回路装置であっ
て、前記容量素子の上部電極は、還元性ガスを含まない
条件下で低温ＣＶＤ法により形成された保護膜を介在し
て前記高誘電体膜上に形成されていることを特徴とする
半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記容量絶縁膜は、酸化タンタル膜を含むことを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記容量素子は、ＤＲＡＭのメモリセルを構成す
るメモリセル選択用ＭＩＳＦＥＴの上部に配置された容
量素子であることを特徴とする半導体集積回路装置。 - 【請求項４】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法： （ａ）半導体基板の主面上に、容量素子の下部電極を構
成する第１導電膜を形成する工程、（ｂ）前記第１導電
膜上に、高誘電体膜を含む単一または複数の膜からなる
容量絶縁膜を形成する工程、（ｃ）前記容量絶縁膜上
に、還元性ガスを含まない条件下で低温ＣＶＤ法により
保護膜を形成する工程、（ｄ）前記保護膜上に、容量素
子の上部電極を構成するチタンナイトライド膜を含む単
一または複数の膜からなる第２導電膜を形成する工程。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記容量絶縁膜は、酸化タンタル膜を
含むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法であって、前記保護膜は、アモルファスチタン膜
または多結晶チタン膜を含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項７】 請求項４記載の半導体集積回路装置の製
造方法であって、前記容量素子は、ＤＲＡＭのメモリセ
ルを構成するメモリセル選択用ＭＩＳＦＥＴの上部に配
置された容量素子であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記容量素子の下部電極の少なくとも
一部をフィン形または円筒形にパターニングする工程を
含むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法： （ａ）半導体基板の主面上に、ＭＩＳＦＥＴを形成する
工程、（ｂ）前記ＭＩＳＦＥＴの上部に、単一または複
数の膜からなる第１導電膜を形成する工程、（ｃ）前記
第１導電膜の少なくとも一部をフィン形または円筒形に
パターニングして、容量素子の下部電極を形成する工
程、（ｄ）前記下部電極上に、高誘電体膜を含む単一ま
たは複数の膜からなる容量絶縁膜を形成する工程、
（ｅ）前記容量絶縁膜上に、チタン含有ソースガスを含
み、窒素含有還元性ガスを含まない条件下で低温ＣＶＤ
法により保護膜を形成する工程、（ｆ）前記保護膜上
に、チタン含有ソースガスと窒素含有還元性ガスとを含
む条件下で低温ＣＶＤ法により、チタンナイトライド膜
を含む単一または複数の膜からなる第２導電膜を形成す
る工程、（ｇ）前記第２導電膜、前記保護膜および前記
容量絶縁膜をパターニングして、前記容量素子の上部電
極を形成する工程。 - 【請求項１０】 請求項９記載の半導体集積回路装置の
製造方法であって、ＣＶＤ装置のチャンバ内に前記チタ
ン含有ソースガスを導入し、次いで前記窒素含有還元性
ガスを導入することにより、前記保護膜と前記第２導電
膜とを連続して成膜することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１１】 請求項９記載の半導体集積回路装置の
製造方法であって、前記容量絶縁膜は、酸化タンタル膜
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１２】 請求項９記載の半導体集積回路装置の
製造方法であって、前記保護膜は、アモルファスチタン
膜または多結晶チタン膜を含むことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１３】 請求項９記載の半導体集積回路装置の
製造方法であって、前記チタン含有ソースガスは、四塩
化チタン、テトラキシジメチルアミノチタン、テトラキ
シジエチルアミノチタンまたはそれらの混合ガスを含む
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項９記載の半導体集積回路装置の
製造方法であって、前記窒素含有還元性ガスは、アンモ
ニア、モノメチルヒドラジンまたはそれらの混合ガスを
含むことを特徴とする半導体集積回路装置の製造方法。
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