JP2001044387A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2001044387A JP2001044387A JP11213073A JP21307399A JP2001044387A JP 2001044387 A JP2001044387 A JP 2001044387A JP 11213073 A JP11213073 A JP 11213073A JP 21307399 A JP21307399 A JP 21307399A JP 2001044387 A JP2001044387 A JP 2001044387A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- circuit device
- manufacturing
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 金属で構成された容量素子の下部電極の上部
に堆積した結晶性金属酸化物からなる高誘電体膜を改質
・結晶化するためのアニールを行う際、下地の金属下部
電極が酸化されるのを防止する。 【解決手段】 Ｗ膜２６によって構成された容量素子の
下部電極の上部に酸化タンタル膜２８によって構成され
た容量絶縁膜を堆積した後、水素＋亜酸化窒素混合ガス
雰囲気中でアニールを行うことにより、Ｗ膜２６の酸化
を抑制しつつ、酸化タンタル膜２８を改質・結晶化す
る。
に堆積した結晶性金属酸化物からなる高誘電体膜を改質
・結晶化するためのアニールを行う際、下地の金属下部
電極が酸化されるのを防止する。 【解決手段】 Ｗ膜２６によって構成された容量素子の
下部電極の上部に酸化タンタル膜２８によって構成され
た容量絶縁膜を堆積した後、水素＋亜酸化窒素混合ガス
雰囲気中でアニールを行うことにより、Ｗ膜２６の酸化
を抑制しつつ、酸化タンタル膜２８を改質・結晶化す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、容量素子の容量絶縁膜を酸
化タンタル（Ｔａ2 Ｏ5)で構成したＤＲＡＭ(Dynamic R
andom Access Memory)を有する半導体集積回路装置の製
造に適用して有効な技術に関する。
置の製造技術に関し、特に、容量素子の容量絶縁膜を酸
化タンタル（Ｔａ2 Ｏ5)で構成したＤＲＡＭ(Dynamic R
andom Access Memory)を有する半導体集積回路装置の製
造に適用して有効な技術に関する。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭ(Dynamic Random
Access Memory)は、メモリセルの微細化に伴う容量素子
の蓄積電荷量の減少を補うために、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に容量素子を配置するスタックド・キ
ャパシタ(stacked capacitor)構造を採用している（例
えば特開平７−７０８４号公報）。また、容量素子の下
部電極（蓄積電極）の表面積を大きくしたり、容量絶縁
膜を誘電率の高い材料で構成したりすることも行われて
いる。
Access Memory)は、メモリセルの微細化に伴う容量素子
の蓄積電荷量の減少を補うために、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に容量素子を配置するスタックド・キ
ャパシタ(stacked capacitor)構造を採用している（例
えば特開平７−７０８４号公報）。また、容量素子の下
部電極（蓄積電極）の表面積を大きくしたり、容量絶縁
膜を誘電率の高い材料で構成したりすることも行われて
いる。
【０００３】高誘電体材料の一種である酸化タンタル
は、誘電率が２０〜２５と高く、かつステップカバレー
ジ（段差被覆性）に優れたＣＶＤ法による成膜が可能で
あることから、ＤＲＡＭの容量素子への適用が積極的に
進められている。例えば「電子情報通信学会誌、ＳＤＭ
88-44(1988.7.22) pp25-30」には、容量絶縁膜を酸化タ
ンタルで構成し、下部電極および上部電極をＷ（タング
ステン）で構成した容量素子が記載されている。
は、誘電率が２０〜２５と高く、かつステップカバレー
ジ（段差被覆性）に優れたＣＶＤ法による成膜が可能で
あることから、ＤＲＡＭの容量素子への適用が積極的に
進められている。例えば「電子情報通信学会誌、ＳＤＭ
88-44(1988.7.22) pp25-30」には、容量絶縁膜を酸化タ
ンタルで構成し、下部電極および上部電極をＷ（タング
ステン）で構成した容量素子が記載されている。
【０００４】
【発明が解決しようとする課題】上記酸化タンタルのよ
うな結晶性金属酸化物からなる高誘電体膜は、成膜直後
の膜中に電流のリークパスとなる欠陥（主として結晶中
や結晶粒界に存在する酸素欠損）を多く含んでいる。そ
のため、容量絶縁膜としての使用に耐える絶縁特性を持
った酸化タンタル膜を得るためには、７５０℃〜８００
℃程度の酸素雰囲気中で熱処理（アニール）を行い、膜
の酸素欠損箇所に酸素を導入して膜を改質・結晶化する
処理が不可欠である。
うな結晶性金属酸化物からなる高誘電体膜は、成膜直後
の膜中に電流のリークパスとなる欠陥（主として結晶中
や結晶粒界に存在する酸素欠損）を多く含んでいる。そ
のため、容量絶縁膜としての使用に耐える絶縁特性を持
った酸化タンタル膜を得るためには、７５０℃〜８００
℃程度の酸素雰囲気中で熱処理（アニール）を行い、膜
の酸素欠損箇所に酸素を導入して膜を改質・結晶化する
処理が不可欠である。
【０００５】しかし、Ｗのような金属で構成された下部
電極の上部に酸化タンタル膜を堆積して上記アニールを
行うと、金属電極が酸化されてしまう。そのため、金属
電極を酸化することなく、酸化タンタル膜を改質・結晶
化する方法を開発することが課題となっている。
電極の上部に酸化タンタル膜を堆積して上記アニールを
行うと、金属電極が酸化されてしまう。そのため、金属
電極を酸化することなく、酸化タンタル膜を改質・結晶
化する方法を開発することが課題となっている。
【０００６】本発明の目的は、結晶性金属酸化物からな
る高誘電体膜と金属からなる下部電極とを有する容量素
子を形成する際、結晶性金属酸化物からなる高誘電体膜
のアニール時に下地の金属下部電極が酸化されるのを防
止する技術を提供することにある。
る高誘電体膜と金属からなる下部電極とを有する容量素
子を形成する際、結晶性金属酸化物からなる高誘電体膜
のアニール時に下地の金属下部電極が酸化されるのを防
止する技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明による半導体集積回路装置の製造方
法は、以下の工程を含んでいる； （ａ）半導体基板の主面上に容量素子の下部電極を構成
する金属膜を形成する工程、（ｂ）前記金属膜の上部に
前記容量素子の容量絶縁膜を構成する高誘電体膜を形成
する工程、（ｃ）水素と亜酸化窒素との混合ガス雰囲気
中でアニールを行うことにより、前記高誘電体膜を改質
・結晶化する工程。
法は、以下の工程を含んでいる； （ａ）半導体基板の主面上に容量素子の下部電極を構成
する金属膜を形成する工程、（ｂ）前記金属膜の上部に
前記容量素子の容量絶縁膜を構成する高誘電体膜を形成
する工程、（ｃ）水素と亜酸化窒素との混合ガス雰囲気
中でアニールを行うことにより、前記高誘電体膜を改質
・結晶化する工程。
【００１０】上記混合ガスに含まれる水素は、金属に対
して還元作用があるために金属膜を酸化させることがな
い。また、亜酸化窒素（Ｎ2 Ｏ）は酸化力が強く、高誘
電体膜を十分に改質・結晶化することができる。従っ
て、水素と亜酸化窒素との混合ガス雰囲気中で上記アニ
ールを行うことにより、下部電極材料である金属膜の酸
化を抑制しつつ、高誘電体膜を改質・結晶化することが
できる。
して還元作用があるために金属膜を酸化させることがな
い。また、亜酸化窒素（Ｎ2 Ｏ）は酸化力が強く、高誘
電体膜を十分に改質・結晶化することができる。従っ
て、水素と亜酸化窒素との混合ガス雰囲気中で上記アニ
ールを行うことにより、下部電極材料である金属膜の酸
化を抑制しつつ、高誘電体膜を改質・結晶化することが
できる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）本発明の実施形態である
ＤＲＡＭの製造方法を図１〜図９を用いて工程順に説明
する。
ＤＲＡＭの製造方法を図１〜図９を用いて工程順に説明
する。
【００１３】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面に素子分離溝２を形成した後、基板１にｐ
型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル
３を形成する。素子分離溝２を形成するには、例えば基
板１の素子分離領域をエッチングして溝を形成した後、
溝の内部および基板１上にＣＶＤ（Chemical Vapor Dep
osition ）法で酸化シリコン膜５を堆積し、続いて溝の
外部の酸化シリコン膜５を化学機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で除去する。
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面に素子分離溝２を形成した後、基板１にｐ
型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル
３を形成する。素子分離溝２を形成するには、例えば基
板１の素子分離領域をエッチングして溝を形成した後、
溝の内部および基板１上にＣＶＤ（Chemical Vapor Dep
osition ）法で酸化シリコン膜５を堆積し、続いて溝の
外部の酸化シリコン膜５を化学機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で除去する。
【００１４】次に、基板１をスチーム酸化してｐ型ウエ
ル３の表面にゲート酸化膜６を形成した後、ゲート酸化
膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲ
ート電極７（ワード線ＷＬ）を形成するには、例えば基
板１上にリン（Ｐ）などのｎ型不純物をドープした多結
晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にス
パッタリング法で窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ
法で窒化シリコン膜８を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングする。
ル３の表面にゲート酸化膜６を形成した後、ゲート酸化
膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲ
ート電極７（ワード線ＷＬ）を形成するには、例えば基
板１上にリン（Ｐ）などのｎ型不純物をドープした多結
晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にス
パッタリング法で窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ
法で窒化シリコン膜８を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングする。
【００１５】次に、図２に示すように、ゲート電極７の
両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイ
オン注入してｎ- 型半導体領域９を形成し、続いてゲー
ト電極７（ワード線ＷＬ）の上部にＣＶＤ法で窒化シリ
コン膜１０および酸化シリコン膜１１を堆積した後、酸
化シリコン膜１１の表面を化学機械研磨法で平坦化す
る。
両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイ
オン注入してｎ- 型半導体領域９を形成し、続いてゲー
ト電極７（ワード線ＷＬ）の上部にＣＶＤ法で窒化シリ
コン膜１０および酸化シリコン膜１１を堆積した後、酸
化シリコン膜１１の表面を化学機械研磨法で平坦化す
る。
【００１６】次に、図３に示すように、フォトレジスト
膜（図示せず）をマスクにして酸化シリコン膜１１およ
び窒化シリコン膜１０をドライエッチングし、ｎ- 型半
導体領域９の上部にコンタクトホール１２、１３を形成
した後、コンタクトホール１２、１３を通じてｐ型ウエ
ル３にリンまたはヒ素（Ａｓ）などのｎ型不純物をイオ
ン打ち込みすることによって、ｎ+ 型半導体領域１４
（ソース、ドレイン）を形成する。ここまでの工程で、
ゲート酸化膜６、ゲート電極７およびｎ+ 型半導体領域
１４（ソース、ドレイン）を有するｎチャネル型のメモ
リセル選択用ＭＩＳＦＥＴＱｓが形成される。
膜（図示せず）をマスクにして酸化シリコン膜１１およ
び窒化シリコン膜１０をドライエッチングし、ｎ- 型半
導体領域９の上部にコンタクトホール１２、１３を形成
した後、コンタクトホール１２、１３を通じてｐ型ウエ
ル３にリンまたはヒ素（Ａｓ）などのｎ型不純物をイオ
ン打ち込みすることによって、ｎ+ 型半導体領域１４
（ソース、ドレイン）を形成する。ここまでの工程で、
ゲート酸化膜６、ゲート電極７およびｎ+ 型半導体領域
１４（ソース、ドレイン）を有するｎチャネル型のメモ
リセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００１７】次に、コンタクトホール１２、１３の内部
にプラグ１５を形成する。プラグ１５を形成するには、
例えばコンタクトホール１２、１３の内部および酸化シ
リコン膜１１の上部にリンなどのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸
化シリコン膜１１の上部の多結晶シリコン膜をドライエ
ッチング（または化学機械研磨法）で除去する。
にプラグ１５を形成する。プラグ１５を形成するには、
例えばコンタクトホール１２、１３の内部および酸化シ
リコン膜１１の上部にリンなどのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸
化シリコン膜１１の上部の多結晶シリコン膜をドライエ
ッチング（または化学機械研磨法）で除去する。
【００１８】次に、図４に示すように、酸化シリコン膜
１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、
続いてフォトレジスト膜（図示せず）をマスクにしたド
ライエッチングでコンタクトホール１２の上部の酸化シ
リコン膜１６にスルーホール１７を形成した後、スルー
ホール１７の内部にプラグ１８を形成し、さらにプラグ
１８の上部にビット線ＢＬを形成する。
１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、
続いてフォトレジスト膜（図示せず）をマスクにしたド
ライエッチングでコンタクトホール１２の上部の酸化シ
リコン膜１６にスルーホール１７を形成した後、スルー
ホール１７の内部にプラグ１８を形成し、さらにプラグ
１８の上部にビット線ＢＬを形成する。
【００１９】上記プラグ１８を形成するには、例えばス
ルーホール１７の内部および酸化シリコン膜１６の上部
にスパッタリング法で窒化チタン膜およびタングステン
膜を堆積した後、酸化シリコン膜１６の上部の窒化チタ
ン膜およびタングステン膜を化学機械研磨法で除去す
る。また、ビット線ＢＬを形成するには、例えば酸化シ
リコン膜１６の上部にスパッタリング法でタングステン
膜を堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングでタングステン膜をパターニ
ングする。ビット線ＢＬは、スルーホール１７内のプラ
グ１８およびコンタクトホール１２内のプラグ１５を介
してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インの一方（ｎ+ 型半導体領域１４）と電気的に接続さ
れる。
ルーホール１７の内部および酸化シリコン膜１６の上部
にスパッタリング法で窒化チタン膜およびタングステン
膜を堆積した後、酸化シリコン膜１６の上部の窒化チタ
ン膜およびタングステン膜を化学機械研磨法で除去す
る。また、ビット線ＢＬを形成するには、例えば酸化シ
リコン膜１６の上部にスパッタリング法でタングステン
膜を堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングでタングステン膜をパターニ
ングする。ビット線ＢＬは、スルーホール１７内のプラ
グ１８およびコンタクトホール１２内のプラグ１５を介
してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インの一方（ｎ+ 型半導体領域１４）と電気的に接続さ
れる。
【００２０】次に、酸化シリコン膜１６の上部にＣＶＤ
法で酸化シリコン膜１９を堆積し、続いてフォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでコ
ンタクトホール１３の上部の酸化シリコン膜１９、１６
にスルーホール２１を形成した後、スルーホール２１の
内部にプラグ２２を形成する。プラグ２２を形成するに
は、例えばスルーホール２１の内部および酸化シリコン
膜１９の上部にリンなどのｎ型不純物をドープした低抵
抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリ
コン膜１９の上部の多結晶シリコン膜をドライエッチン
グ（または化学機械研磨法）で除去する。
法で酸化シリコン膜１９を堆積し、続いてフォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでコ
ンタクトホール１３の上部の酸化シリコン膜１９、１６
にスルーホール２１を形成した後、スルーホール２１の
内部にプラグ２２を形成する。プラグ２２を形成するに
は、例えばスルーホール２１の内部および酸化シリコン
膜１９の上部にリンなどのｎ型不純物をドープした低抵
抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリ
コン膜１９の上部の多結晶シリコン膜をドライエッチン
グ（または化学機械研磨法）で除去する。
【００２１】次に、図５に示すように、酸化シリコン膜
１９の上部にＣＶＤ法で窒化シリコン膜２３を堆積し、
続いて窒化シリコン膜２３の上部にＣＶＤ法で酸化シリ
コン膜２４を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜２４および窒化シリ
コン膜２３をドライエッチングすることにより、スルー
ホール２１の上部に溝２５を形成する。後述する情報蓄
積用容量素子の下部電極は、この溝２５の内壁に沿って
形成されるので、下部電極の表面積を大きくして蓄積電
荷量を増やすためには、酸化シリコン膜２４を厚い膜厚
（例えば１μm 以上）で堆積する必要がある。
１９の上部にＣＶＤ法で窒化シリコン膜２３を堆積し、
続いて窒化シリコン膜２３の上部にＣＶＤ法で酸化シリ
コン膜２４を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜２４および窒化シリ
コン膜２３をドライエッチングすることにより、スルー
ホール２１の上部に溝２５を形成する。後述する情報蓄
積用容量素子の下部電極は、この溝２５の内壁に沿って
形成されるので、下部電極の表面積を大きくして蓄積電
荷量を増やすためには、酸化シリコン膜２４を厚い膜厚
（例えば１μm 以上）で堆積する必要がある。
【００２２】次に、図６に示すように、溝２５の内部お
よび酸化シリコン膜２４の上部にＣＶＤ法でＷ膜２６を
堆積した後、酸化シリコン膜２４の上部のＷ膜２６をド
ライエッチングで除去する。このとき、例えばスピンオ
ングラス膜３０のように、酸化シリコン膜２４とはエッ
チング速度が異なる絶縁膜を溝２５の内部に埋め込んで
おき、溝２５の内部のＷ膜２６が除去されないようにす
る。
よび酸化シリコン膜２４の上部にＣＶＤ法でＷ膜２６を
堆積した後、酸化シリコン膜２４の上部のＷ膜２６をド
ライエッチングで除去する。このとき、例えばスピンオ
ングラス膜３０のように、酸化シリコン膜２４とはエッ
チング速度が異なる絶縁膜を溝２５の内部に埋め込んで
おき、溝２５の内部のＷ膜２６が除去されないようにす
る。
【００２３】次に、溝２５の内部のスピンオングラス膜
３０をエッチングで除去した後、図７に示すように、溝
２５の内部のＷ膜２６の表面および溝２５の外部の酸化
シリコン膜２４の表面にＣＶＤ法で酸化タンタル（Ｔａ
2 Ｏ5 ）膜２８を堆積する。
３０をエッチングで除去した後、図７に示すように、溝
２５の内部のＷ膜２６の表面および溝２５の外部の酸化
シリコン膜２４の表面にＣＶＤ法で酸化タンタル（Ｔａ
2 Ｏ5 ）膜２８を堆積する。
【００２４】次に、上記酸化タンタル膜２８を改質・結
晶化するためのアニールを行う。図８は、酸化タンタル
膜２８の改質・結晶化を行う際に使用される枚葉式アニ
ール装置の構成を示す概略図である。このアニール装置
１００は、メタルまたは石英で構成されたチャンバ１０
１を備えており、チャンバ１０１の上部にはウエハ（基
板）１の加熱源である複数個のランプ１０２が配置され
ている。これらのランプ１０２は、例えばシリコンに対
する吸収率が高い波長１μm 程度の光を放射するＷ（タ
ングステン）ハロゲンランプからなる。
晶化するためのアニールを行う。図８は、酸化タンタル
膜２８の改質・結晶化を行う際に使用される枚葉式アニ
ール装置の構成を示す概略図である。このアニール装置
１００は、メタルまたは石英で構成されたチャンバ１０
１を備えており、チャンバ１０１の上部にはウエハ（基
板）１の加熱源である複数個のランプ１０２が配置され
ている。これらのランプ１０２は、例えばシリコンに対
する吸収率が高い波長１μm 程度の光を放射するＷ（タ
ングステン）ハロゲンランプからなる。
【００２５】上記チャンバ１０１の壁面には、チャンバ
１０１内に水素＋亜酸化窒素混合ガスを導入するための
ガス導入管１０３およびチャンバ１０１内に導入された
上記ガスを排出するための排気管１０４が接続されてい
る。また、チャンバ１０１内の中央部にはウエハ１を保
持するサセプタ１０５が設けられており、ウエハ１は、
その主面（デバイス面）を上に向けた状態でサセプタ１
０５の上面に水平に保持される。サセプタ１０５の下方
には、ウエハ１の温度を多点で測定するパイロメータ１
０６が設置されている。
１０１内に水素＋亜酸化窒素混合ガスを導入するための
ガス導入管１０３およびチャンバ１０１内に導入された
上記ガスを排出するための排気管１０４が接続されてい
る。また、チャンバ１０１内の中央部にはウエハ１を保
持するサセプタ１０５が設けられており、ウエハ１は、
その主面（デバイス面）を上に向けた状態でサセプタ１
０５の上面に水平に保持される。サセプタ１０５の下方
には、ウエハ１の温度を多点で測定するパイロメータ１
０６が設置されている。
【００２６】上記アニール装置１００を使って酸化タン
タル膜２８をアニールするには、チャンバ１０１の内部
に水素＋亜酸化窒素混合ガスを導入しながらウエハ１を
サセプタ１０５の上にロードし、チャンバ１０１内のガ
ス交換を十分に行った後、ランプ１０２を点灯してウエ
ハ１を７００℃〜８００℃に加熱する。
タル膜２８をアニールするには、チャンバ１０１の内部
に水素＋亜酸化窒素混合ガスを導入しながらウエハ１を
サセプタ１０５の上にロードし、チャンバ１０１内のガ
ス交換を十分に行った後、ランプ１０２を点灯してウエ
ハ１を７００℃〜８００℃に加熱する。
【００２７】上記混合ガスに含まれる水素は、下部電極
材料であるＷ膜２６に対して還元作用があるためにＷ膜
２６を酸化させることがない。また、亜酸化窒素は酸化
力が強いので、酸化タンタル膜２８中の酸素欠損箇所に
酸素を供給して膜を改質・結晶化することができる。従
って、上記水素＋亜酸化窒素混合ガス中でアニールを行
うことにより、Ｗ膜２６の酸化を抑制しつつ、誘電率が
２０〜２５と高く、かつ欠陥の少ない高品質な酸化タン
タル膜２８を得ることができる。
材料であるＷ膜２６に対して還元作用があるためにＷ膜
２６を酸化させることがない。また、亜酸化窒素は酸化
力が強いので、酸化タンタル膜２８中の酸素欠損箇所に
酸素を供給して膜を改質・結晶化することができる。従
って、上記水素＋亜酸化窒素混合ガス中でアニールを行
うことにより、Ｗ膜２６の酸化を抑制しつつ、誘電率が
２０〜２５と高く、かつ欠陥の少ない高品質な酸化タン
タル膜２８を得ることができる。
【００２８】次に、図９に示すように、酸化タンタル膜
２８の上部にＣＶＤ法とスパッタリング法とを併用して
窒化チタン（ＴｉＮ）膜２９を堆積することにより、多
結晶シリコン膜２６からなる下部電極、酸化タンタル膜
２８からなる容量絶縁膜および窒化チタン膜２９からな
る上部電極によって構成される情報蓄積用容量素子Ｃを
形成する。情報蓄積用容量素子Ｃの下部電極（Ｗ膜２
６）は、スルーホール２１内のプラグ２２およびコンタ
クトホール１３内のプラグ１５を介してメモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ+ 型
半導体領域１４）と電気的に接続される。ここまでの工
程により、メモリセル選択用ＭＩＳＦＥＴＱｓと、これ
に直列に接続された情報蓄積用容量素子Ｃとによって構
成されるＤＲＡＭのメモリセルが完成する。
２８の上部にＣＶＤ法とスパッタリング法とを併用して
窒化チタン（ＴｉＮ）膜２９を堆積することにより、多
結晶シリコン膜２６からなる下部電極、酸化タンタル膜
２８からなる容量絶縁膜および窒化チタン膜２９からな
る上部電極によって構成される情報蓄積用容量素子Ｃを
形成する。情報蓄積用容量素子Ｃの下部電極（Ｗ膜２
６）は、スルーホール２１内のプラグ２２およびコンタ
クトホール１３内のプラグ１５を介してメモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ+ 型
半導体領域１４）と電気的に接続される。ここまでの工
程により、メモリセル選択用ＭＩＳＦＥＴＱｓと、これ
に直列に接続された情報蓄積用容量素子Ｃとによって構
成されるＤＲＡＭのメモリセルが完成する。
【００２９】その後、情報蓄積用容量素子Ｃの上部に２
層程度のアルミニウム（Ａｌ）配線を形成し、さらにそ
の上部に酸化シリコン膜と窒化シリコン膜との積層膜な
どによって構成されるパッシベーション膜を形成する
が、その図示および説明は省略する。
層程度のアルミニウム（Ａｌ）配線を形成し、さらにそ
の上部に酸化シリコン膜と窒化シリコン膜との積層膜な
どによって構成されるパッシベーション膜を形成する
が、その図示および説明は省略する。
【００３０】本実施形態によれば、情報蓄積用容量素子
Ｃの下部電極を低抵抗の金属（Ｗ）で構成することによ
り、下部電極を多結晶シリコンで構成した場合に比べて
蓄積電荷量を大きくすることができる。特に、Ｗは、配
線材料やプラグ材料として半導体製造プロセスで広く使
用されている材料であることから、従来のＤＲＡＭプロ
セスとの整合性が高い。
Ｃの下部電極を低抵抗の金属（Ｗ）で構成することによ
り、下部電極を多結晶シリコンで構成した場合に比べて
蓄積電荷量を大きくすることができる。特に、Ｗは、配
線材料やプラグ材料として半導体製造プロセスで広く使
用されている材料であることから、従来のＤＲＡＭプロ
セスとの整合性が高い。
【００３１】本実施形態によれば、情報蓄積用容量素子
Ｃの容量絶縁膜を高誘電体材料（酸化タンタル）で構成
することにより、蓄積電荷量を大きくすることができ
る。
Ｃの容量絶縁膜を高誘電体材料（酸化タンタル）で構成
することにより、蓄積電荷量を大きくすることができ
る。
【００３２】本実施形態によれば、下部電極を構成する
Ｗ膜２６を酸化することなく、酸化タンタル膜２８の改
質・結晶化処理を行うことができるので、情報蓄積用容
量素子Ｃの容量損失を低減することができ、ＤＲＡＭの
リフレッシュ・マージンの拡大、低電圧・低電力化を推
進することができる。
Ｗ膜２６を酸化することなく、酸化タンタル膜２８の改
質・結晶化処理を行うことができるので、情報蓄積用容
量素子Ｃの容量損失を低減することができ、ＤＲＡＭの
リフレッシュ・マージンの拡大、低電圧・低電力化を推
進することができる。
【００３３】（実施の形態２）酸化タンタル膜２８の改
質・結晶化は、酸化力が強い水分＋酸素混合ガスを使っ
て行うこともできる。このとき、下部電極材料であるＷ
膜２６の酸化を防ぐには、Ｗ膜２６に対して還元作用が
ある水素を上記混合ガスに添加すればよい。
質・結晶化は、酸化力が強い水分＋酸素混合ガスを使っ
て行うこともできる。このとき、下部電極材料であるＷ
膜２６の酸化を防ぐには、Ｗ膜２６に対して還元作用が
ある水素を上記混合ガスに添加すればよい。
【００３４】しかし、酸素を含む混合ガスに水素を添加
して高温アニールを行うと、酸素と水素との反応によっ
て爆発を引き起こす危険がある。また、この爆発を防ぐ
ために、上記混合ガスの酸素濃度を爆発限界値以下に設
定してアニールを行った場合は、酸化タンタル膜２８中
から酸素が離脱してしまうために、リーク電流の少ない
高品質の酸化タンタル膜が得られない。
して高温アニールを行うと、酸素と水素との反応によっ
て爆発を引き起こす危険がある。また、この爆発を防ぐ
ために、上記混合ガスの酸素濃度を爆発限界値以下に設
定してアニールを行った場合は、酸化タンタル膜２８中
から酸素が離脱してしまうために、リーク電流の少ない
高品質の酸化タンタル膜が得られない。
【００３５】そこで本実施形態では、まず前記実施形態
１と同様の方法でＷ膜２６の上部に酸化タンタル膜２８
を堆積した後、オゾン雰囲気中または酸素プラズマ雰囲
気中で第１のアニールを行うことによって、酸化タンタ
ル膜２８中に過剰の酸素を供給する。この改質処理は、
４００℃程度の比較的低温で行い、下地のＷ膜２６が酸
化されないようにする。
１と同様の方法でＷ膜２６の上部に酸化タンタル膜２８
を堆積した後、オゾン雰囲気中または酸素プラズマ雰囲
気中で第１のアニールを行うことによって、酸化タンタ
ル膜２８中に過剰の酸素を供給する。この改質処理は、
４００℃程度の比較的低温で行い、下地のＷ膜２６が酸
化されないようにする。
【００３６】次に、７００℃〜８００℃程度の水素、酸
素および水分を含む混合ガス雰囲気中で第２のアニール
を行うことによって、酸化タンタル膜２８を結晶化す
る。この混合ガス中には、金属に対して還元作用がある
水素が含まれているため、下地のＷ膜２６が酸化される
ことはない。また、この混合ガスは、水素と酸素との反
応による爆発を防ぐために、その酸素濃度を酸素と水素
との反応による爆発限界値以下に設定するが、酸化タン
タル膜２８中には、あらかじめ第１のアニールによって
十分な酸素が供給されているため、リーク電流の少ない
高品質の酸化タンタル膜２８を得ることができる。
素および水分を含む混合ガス雰囲気中で第２のアニール
を行うことによって、酸化タンタル膜２８を結晶化す
る。この混合ガス中には、金属に対して還元作用がある
水素が含まれているため、下地のＷ膜２６が酸化される
ことはない。また、この混合ガスは、水素と酸素との反
応による爆発を防ぐために、その酸素濃度を酸素と水素
との反応による爆発限界値以下に設定するが、酸化タン
タル膜２８中には、あらかじめ第１のアニールによって
十分な酸素が供給されているため、リーク電流の少ない
高品質の酸化タンタル膜２８を得ることができる。
【００３７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３８】前記実施形態では、容量素子の容量絶縁膜
を酸化タンタルで構成した場合について説明したが、酸
化性雰囲気中で改質・結晶化処理を行う必要がある他の
結晶性金属酸化物からなる高誘電体膜、例えばＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ3 ）（チタン酸バリウムストロ
ンチウム）などを使用する場合にも適用することができ
る。また、容量素子の上部電極は、窒化チタン以外の金
属膜、例えばＷ膜で構成してもよい。
を酸化タンタルで構成した場合について説明したが、酸
化性雰囲気中で改質・結晶化処理を行う必要がある他の
結晶性金属酸化物からなる高誘電体膜、例えばＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ3 ）（チタン酸バリウムストロ
ンチウム）などを使用する場合にも適用することができ
る。また、容量素子の上部電極は、窒化チタン以外の金
属膜、例えばＷ膜で構成してもよい。
【００３９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４０】本発明によれば、結晶性金属酸化物からな
る高誘電体膜をアニールする際に下地の金属電極が酸化
されるのを防止することができるので、結晶性金属酸化
物からなる高誘電体膜と金属電極とで構成された容量素
子を有する半導体集積回路装置の信頼性および製造歩留
まりを向上させることができる。
る高誘電体膜をアニールする際に下地の金属電極が酸化
されるのを防止することができるので、結晶性金属酸化
物からなる高誘電体膜と金属電極とで構成された容量素
子を有する半導体集積回路装置の信頼性および製造歩留
まりを向上させることができる。
【図１】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図８】酸化タンタル膜の改質・結晶化に使用する枚葉
式アニール装置の構成を示す概略図である。
式アニール装置の構成を示す概略図である。
【図９】本発明の一実施の形態である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板（ウエハ） ２ 素子分離溝 ３ ｐ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ｎ- 型半導体領域 １０ 窒化シリコン膜 １１ 酸化シリコン膜 １２、１３ コンタクトホール １４ ｎ+ 型半導体領域 １５ プラグ １６ 酸化シリコン膜 １７ スルーホール １８ プラグ １９ 酸化シリコン膜 ２０ ｐ- 型半導体領域 ２１ スルーホール ２２ プラグ ２３ 窒化シリコン膜 ２４ 酸化シリコン膜 ２５ 溝 ２６ Ｗ膜 ２８ 酸化タンタル膜 ２９ 窒化チタン膜 ３０ スピンオングラス膜 １００ アニール装置 １０１ チャンバ １０２ ランプ １０３ ガス導入管 １０４ 排気管 １０５ サセプタ ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
フロントページの続き (72)発明者 大路 譲 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山本 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 福田 直樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 神保 智子 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 石井 雪乃 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田辺 義和 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD31 AD48 AD49 GA06 JA06 JA36 JA39 JA40 MA03 MA17 MA20 PR23 PR33 PR40
Claims (7)
- 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の主面上に容量素子の下部電極を構成
する金属膜を形成する工程、（ｂ）前記金属膜の上部に
前記容量素子の容量絶縁膜を構成する高誘電体膜を形成
する工程、（ｃ）水素と亜酸化窒素との混合ガス雰囲気
中でアニールを行うことにより、前記高誘電体膜を改質
・結晶化する工程。 - 【請求項２】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の主面上に容量素子の下部電極を構成
する金属膜を形成する工程、（ｂ）前記金属膜の上部に
前記容量素子の容量絶縁膜を構成する高誘電体膜を形成
する工程、（ｃ）オゾンまたは酸素プラズマを含む雰囲
気中で第１のアニールを行うことにより、前記高誘電体
膜を改質する工程、（ｄ）水素、酸素および水分を含む
混合ガス雰囲気中で第２のアニールを行うことにより、
前記高誘電体膜を結晶化する工程。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記金属膜は、Ｗ膜であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記高誘電体膜は、酸化
タンタル膜であることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 請求項１〜４のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記高誘電体膜
の上部に前記容量素子の上部電極を構成する導電膜を形
成する工程をさらに含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 請求項２記載の半導体集積回路装置の製
造方法において、前記水素、酸素および水分を含む混合
ガスの酸素濃度は、酸素と水素との反応による爆発限界
値以下であることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項７】 請求項１〜６のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記容量素子
は、ＤＲＡＭのメモリセルの一部を構成する容量素子で
あることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213073A JP2001044387A (ja) | 1999-07-28 | 1999-07-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213073A JP2001044387A (ja) | 1999-07-28 | 1999-07-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044387A true JP2001044387A (ja) | 2001-02-16 |
Family
ID=16633104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11213073A Pending JP2001044387A (ja) | 1999-07-28 | 1999-07-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044387A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878940B1 (ko) * | 2001-07-05 | 2009-01-19 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조 방법 |
| US20120071002A1 (en) * | 2010-09-17 | 2012-03-22 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device and substrate processing apparatus |
| KR101483861B1 (ko) | 2012-06-15 | 2015-01-16 | 가부시키가이샤 스크린 홀딩스 | 열처리 방법 및 열처리 장치 |
| US9490140B2 (en) | 2014-08-26 | 2016-11-08 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
-
1999
- 1999-07-28 JP JP11213073A patent/JP2001044387A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878940B1 (ko) * | 2001-07-05 | 2009-01-19 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조 방법 |
| US20120071002A1 (en) * | 2010-09-17 | 2012-03-22 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device and substrate processing apparatus |
| KR101483861B1 (ko) | 2012-06-15 | 2015-01-16 | 가부시키가이샤 스크린 홀딩스 | 열처리 방법 및 열처리 장치 |
| US9023740B2 (en) | 2012-06-15 | 2015-05-05 | SCREEN Holdings Co., Ltd. | Heat treatment method and heat treatment apparatus for heating substrate by irradiating substrate with light |
| US9490140B2 (en) | 2014-08-26 | 2016-11-08 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6475855B1 (en) | Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry | |
| US7206215B2 (en) | Antifuse having tantalum oxynitride film and method for making same | |
| US5985730A (en) | Method of forming a capacitor of a semiconductor device | |
| US6656789B2 (en) | Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same | |
| US5683929A (en) | Method of manufacturing a semiconductor device having a capacitor | |
| US20120025385A1 (en) | Low Resistance Peripheral Local Interconnect Contacts with Selective Wet Strip of Titanium | |
| JP2002261161A (ja) | 半導体装置の製造方法 | |
| JPH10223865A (ja) | 集積回路構造の製造方法および集積回路 | |
| US6664157B2 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| JP2839076B2 (ja) | 半導体装置およびその製造方法 | |
| JP3597328B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2003273247A (ja) | 半導体装置及びその製造方法 | |
| JP2002026145A (ja) | キャパシタ電極と接するプラグを有する半導体素子及びその製造方法 | |
| US6858493B2 (en) | Method of forming a dual-sided capacitor | |
| JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20010102091A (ko) | 아날로그 회로용의 커패시터 및 그것의 제조 방법 | |
| KR100319874B1 (ko) | 반도체장치의커패시터및그제조방법 | |
| JP2001044387A (ja) | 半導体集積回路装置の製造方法 | |
| JP2007165733A (ja) | 半導体装置及びその製造方法 | |
| KR100381793B1 (ko) | 반도체 메모리 장치 제조 방법 | |
| JP2001053250A (ja) | 半導体装置およびその製造方法 | |
| JP2001024169A (ja) | 半導体装置およびその製造方法 | |
| JP2003092363A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4543357B2 (ja) | 半導体装置の製造方法 | |
| JP2003060082A (ja) | 半導体集積回路装置の製造方法 |