JPH10223865A - 集積回路構造の製造方法および集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 先行技術の諸問題の多くを克服する高誘電率
コンデンサを形成する工程を得る。 【解決手段】 一つの実施例において、この発明は、誘
電層２４を処理する方法を提供する。最初に、誘電層が
加熱されると同時に、Ｏ₂ プラズマにさらされる。その
後で、前記誘電層が加熱されると同時に、オゾン環境に
さらされる。この方法は、コンデンサ１２の誘電体２４
の形成に有用である。一方、このコンデンサは、ＤＲＡ
Ｍメモリデバイス中で使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に半導体デ
バイスの製造に関し、特に集積回路コンデンサの形成に
使用され得る一つの誘電体を処理する方法に関する。ま
た、この方法で形成される集積回路に関する。

【０００２】

【従来の技術】ＤＲＡＭメモリセルのサイズは小さくな
り続けている。例えば、６４メガビットの情報を記憶す
るメモリが現在生産されているが、２５６メガビットの
メモリと１ギガビットのメモリを間もなく実施すること
が一緒に計画されている。これらの高密度メモリは、最
小０．３５μｍまたはそれ以下の設計ルールを有する。
セルがより小さくなるつれて、窒化物／酸化物（Ｎ／
Ｏ）のような従来の誘電体は、充分な記憶キャパシタン
スがほとんど得られなくなる。この要件は、Ｎ／Ｏ物質
が約７の低い誘電率を有するという事実による。一般
に、キャパシタンスを表現するするのに簡単な公式が使
用できる。すなわち、

【外１】 ここでＣ_S は記憶セルキャパシタンスを表現し、Ａは今
電算全表面積であり、ｔは誘電体膜の厚さであり、

【外２】 それぞれ真空と相対誘電率である。キャパシタンスを増
すために、多重のフィンとディスクを含む複雑なセル構
造が提案されて、複数のプレートと誘電体の間の表面積
を増加している。しかしながら、これらの複雑な構造
は、製作が困難で、従って、生産に適さない。

【０００３】５酸化タンタル（Ｔａ₂ Ｏ₅ ）、バリウム
ストロンチウムチタン酸塩（ＢＳＴ）、ストロンチウム
チタン酸塩（ＳｒＴｉＯ₃ ）、鉛ジルコンチタン酸塩
（ＰＺＴ）を含む高い誘電率（ｋ）の物質を使用する記
憶コンデンサが、シンプルスタックドセル（ＳＴＣ）を
含む単純なセル構造のための誘電体として、提案されて
きた。これらの物質の高い誘電率は、充分な記憶キャパ
シタンスを与える。残念ながら、ＢＳＴ、ＳｒＴｉ
Ｏ₃ 、ＰＺＴを含む高い誘電率の物質は、標準的な加工
技法を用いて形成することが困難である。例えば、誘電
体の構成を制御することは困難である。

【０００４】

【発明が解決しようとする課題】約４００の誘電率を有
するＢＳＴに比べて、Ｔａ₂ Ｏ₅ は約２５の誘電率を有
するが、Ｔａ₂ Ｏ₅ のコンデンサはＢＳＴのコンデンサ
よりも、遙かに作りやすい。しかしながら、Ｔａ₂ Ｏ₅
のコンデンサは通常高密度の漏洩電流を有する。従っ
て、先行技術の諸問題の多くを克服する高誘電率コンデ
ンサを形成する工程への需要が存在する。

【０００５】

【課題を解決するための手段】この発明は、改良された
誘電体物質を形成する方法を提供する。この物質は集積
回路コンデンサに使用可能であり、一方この集積回路コ
ンデンサは、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）を含む多様なデバイス内で使用できる。一面に
おいて、この発明は、誘電体沈積後の２ステップの焼き
なましを提案して誘電膜の特性を改良すると共に、この
誘電体と下にある導電対の間のインターフェイスを改良
する。この工程は、より低い漏洩電流濃度とより薄い実
効酸化物厚さに帰着し、これは誘電率の増加の結果であ
ると考えられている。

【０００６】一つの実施例において、この発明は、誘電
層を処理する方法を提供する。第１に、Ｏ₂ プラズマに
さらされている間に、誘電層が加熱される。その後に、
オゾン環境にさらされている間に、この誘電体が加熱さ
れる。この方法は、コンデンサ誘電体を形成するのに有
用であり得る。一方、このコンデンサは、ＤＲＡＭメモ
リデバイス内で使用され得る。

【０００７】

【発明の実施の形態】多くの実施例の製作と使用が、以
下に詳細に議論される。しかしながら、多様な特定の文
脈内で、実施可能である多くの応用可能な発明的思想
を、この発明が提供することを理解すべきである。特定
の実施例は、発明を製作し使用する特定の方法を例示的
にのみ議論されるが、この発明の範囲を限定すものでは
ない。

【０００８】図１ａは、第１実施例のＤＲＡＭセル（実
際は２つのセル）の単純化された図を図示し、この発明
の構造を使用したコンデンサを含む。図１ｂは図１ａの
ＤＲＡＭセルの概略図である。ＤＲＡＭに詳しい人々に
は明らかであるように、図１ａおよび図１ｂの示された
断面図と概略図は、従来技術に類似して見える。しかし
ながら、物質の構成およびこれらを構成する方法は、先
駆尾技術に比べて独自な、この発明を成している。

【０００９】さて図１ａと図１ｂを共に参照すると、各
ＤＲＡＭセルは、コンデンサ１２と直列に結合されたパ
ストランジスタ１０を含む。パストランジスタ１０のゲ
ート１４は、メモリアレイのワード線ＷＬの一つを含ん
でなる。（メモリアレイは図２ａに関連して一層詳しく
説明されるであろう。）各パストランジスタ１０の分割
されたソース／ドレイン領域１６が、ビット線１８へ結
合されている。もう一つのソース／ドレイン領域２０
は、コンデンサ１２の記憶ノード電極２２へ結合されて
いる。コンデンサ１２は、更に、誘電層２４とセルプレ
ート２６を含む。

【００１０】一つのＤＲＡＭアレイの単純化された概略
図が、図２ａに図示されている。図示のように、行およ
び列のアレイの中に、多数のメモリセルが構成され得
る。図２ａは、６本のビット線ＢＬと４本のワード線Ｗ
Ｌを示すのみだが、実際には、遙かに多くのアレイがあ
るだろう。各メモリセルのパストランジスタＱは、ワー
ド線ＷＬに結合されたゲートＧと、（ビット線接触のた
めに）ビット線ＢＬに結合されたソース／ドレイン領域
ＢＬＣがある。一つのパストランジスタＱの転送ゲート
Ｇは、多数の他のパストランジスタのために、ワード線
ＷＬへ電気的に接続されているであろう。

【００１１】図２ａは、メモリアレイに含まれるかも知
れない周辺回路のいくつかを図示する。例えば、ビット
線ＢＬとＢＬ（バー）の各組は、センスアンプＳＡへ結
合されている。ビット線ＢＬとＢＬ（バー）はまた、選
択トランジスタＹ₀ −Ｙ₂ を通じて、入出力線Ｉ／Ｏと
Ｉ／Ｏ（バー）に接続されている。行デコーダ、列デコ
ーダ、アドレスバッファ、Ｉ／Ｏバッファなどの他の周
辺回路は、ここに図示されてない。この発明の目的のた
めに、メモリセルと制作方法は、メモリのアーキテクチ
ャから独立している。

【００１２】例として、メモリアレイは、非同期メモリ
としても、同期メモリとしても設計し得る。同期メモリ
は、内部クロック（図示なし）または外部クロック（図
示なし）によりタイミングを決める。この装置は、単一
の外部データ端末または多数の外部データ端末（すなわ
ちワイドワード）を有し得る。このアレイは全部で４メ
ガビット、１６メガビット、６４メガビット、２５６メ
ガビット、１ギガビット、またはそれ以上を包含し得
る。

【００１３】メモリデバイスの簡単化したブロック図を
図２ｂに示す。内部デバイス回路は、一つのアレイと周
辺回路を含む。このアレイは、デバイスのアーキテクチ
ャによって、多数のブロックに分割し得る。センスアン
プが、アレイブロック内に挿入され得る。

【００１４】いくつかの外部端子が、図２ｂに図示され
ている。アドレス端子Ａ₀ 、Ａ₁ 、．．．、Ａ_n が、行
および列のアドレスを受け取るために備えられている。
これらの端子はマルチプレクスされ得る（すなわち、第
１アドレスが第１回に用いられ、第２アドレスが第２回
に用いられる）。単一のデータ端子Ｄもまた図示されて
いる。この端子は、入力、出力、および入／出力を含ん
でなり得る。他のデータ端末もまた含まれ得る。例え
ば、ワイドワードデバイスは、多数のデータ端子を有し
得る。一般に、これらの端子は、アレイの外部の回路
（図示なし）から入力信号を受け取り、アレイの外部の
回路（図示なし）へ出力信号を供給するために備えられ
る。

【００１５】図２ｂはまた、多数の制御／状態信号を図
示する。これらの信号は、メモリデバイスを作動するた
めに使用される。例えば。非同期メモリデバイスは、チ
ップセレクト、行アドレスストローブ、および列アドレ
スストローブ信号を加えることにより作動される。他の
信号が、読みまたは書き作動が行われているかどうかを
指示するかも知れない。同期デバイスにおいては、制御
信号の一つは、クロックであり得る。状態信号が、デバ
イスについて、外部へ情報を提供し得る。例えば、リフ
レッシュ動作を実行中であるか、または、アレイのどの
部分がアクセスされているかを示す信号を、デバイスが
含み得る。

【００１６】この発明のメモリアレイが、より大きな集
積回路デバイスの中に埋め込まれることもあり得る。埋
め込みメモリは、相当な量のメモリとして、同一の集積
回路上にあるメモリアレイとその関連する制御回路であ
る。図２ｃは、埋め込みメモリの簡単なブロック図を図
示するために収録した。この例において、ＤＲＡＭアレ
イがプロセッサ（例えば、マイクロプロセッサ、ディジ
タル信号プロセッサ、特殊プロセッサ、マイクロコント
ローラ）、もう一つのメモリアレイ（例えば、ＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、Ｐ
ＲＯＭ、ＲＯＭなどの不揮発性メモリ、もう一つのＤＲ
ＡＭアレイ）およびその他の回路と一緒に含まれてい
る。これらの特定のブロックは、含まれるかも知れない
他の非常にさまざまな論理回路を図示するために選ばれ
た。デバイスのあらゆる組み合わせが選ばれ得る。

【００１７】ＤＲＡＭに応用されたとき、この発明は、
改良された記憶コンデンサ１２に関係する。従来技術の
キャパシタンスは、コンデンサ１２の２つのプレート２
２と２６の間の表面積を増加することにより、またはセ
ルコンデンサ誘電体２４に高誘電率（高ｋまたはＨＤ
Ｃ）物質を使用することにより、増加されてきた。５酸
化タンタル（Ｔａ₂ Ｏ₅ ）、バリウムストロンチウムチ
タン酸塩すなわち簡単にＢＳＴ（Ｂａ_1-x ＳｒｘＴｉＯ
₃ ）、ストロンチウムチタン酸塩（ＳｒＴｉＯ₃）、鉛
ジルコンチタン酸塩すなわち簡単にＰＺＴ（Ｐｂ_1-x Ｚ
ｒｘＴｉＯ₃ ）が、単純なスタックセル（ＳＴＣ）のよ
うな単純なセル構造のために提案されてきた。同時係属
中の特許出願番号６０／０３７，２４７（ＴＩ−２１５
３７）および６０／０３６，９９８（ＴＩ−２１９７
３）は、高誘電物質とともに使用し得る非プレーナコン
デンサを開示する。これらの開示のいずれのコンデンサ
も、ここで使用し得る。

【００１８】ＤＲＡＭを形成する一つの方法を、これか
ら図３ａないし３ｉを参照して説明する。この方法は、
この発明がＤＲＡＭ加工に流れの中に如何に容易に組込
まれ得るかを例示するために収録される。

【００１９】図３ａを参照すると、ＤＲＡＭ装置５が半
導体基板３０内に形成される。この基板はｐ型基板であ
ることが望ましいが、代わりにｎ型基板も使用できる。
その上、基板３０は、全然基板でなくても良い。この文
脈において、基板は、基板、エピタキシャル成長層、他
の層の中に形成されたウェル（またはタブまたはタン
ク）、絶縁体（例えばＳＯＩ、ＳＯＳ）上に形成された
半導体層、またはいずれかの他の半導体領域であって良
い。

【００２０】図３ａは電界アイソレーション領域３２と
４つのワード線／パスゲート１４を図示する。電界アイ
ソレーション３２で図示するが、トレンチアイソレーシ
ョンなどの他のアイソレーション技法も使用できる。領
域１４ｂと１４ｃはこれらの図に図示される２つのメモ
リセルのゲートを形成する。ワード線１４ａと１４ｄ
は、他方、デバイスの他の行にあるゲートのためのパス
トランジスタとしてはたらく。ゲート領域１４は、好ま
しくは、ドープしたポリシリコンを含んでなるが、しか
し、金属またはポリシリコンのスタックした層および金
属も使用できる。

【００２１】好ましい実施例において、各ワード線１４
は窒化物（例えばＳｉ₃ Ｎ₄ ）領域３４に囲まれてい
る。この領域３４は、後述するが、自己整列接点（ＳＡ
Ｃ）腐食工程のために使用できる。

【００２２】さて図３ｂを参照すると、デバイス上に、
絶縁層３６が形成される。好ましい実施例において、絶
縁層３６は、ＢＰＳＧ（硼素燐珪酸塩ガラス）層上に酸
化物層（例えばテトラエチルオキシレンすなわちＴＥＯ
Ｓの分解から形成される）を含んでなる。ＴＥＯＳから
形成された酸化物は、絶縁破壊、漏洩、密度に関して、
ＢＰＳＧよりも良い酸化物特性を有する。従って、好ま
しい実施例において、ＢＰＳＧの上にＴＥＯＳから形成
された酸化物が沈積される。

【００２３】絶縁層３６の上にプラグ３８が形成され
る。記憶プレートプラグ３８は、例えば標準的なパター
ニングまたはエッチングから形成される。一例では、こ
のプラグは、自己整列接点腐食を使用して形成される。
この工程で、窒化物領域３４を除去せずに酸化物領域３
６を除去する腐食剤が、接点上のこの領域に導かれる。
この腐食剤はそれから、ワード線１４を露出せずに、基
板３０を露出する。このようにして、ワード線１４を電
気的に短絡せずに、プラグ３８を形成できる。プラグ３
８の材料は、ドープしたポリシリコンまたは金属でよ
い。プラグの性質は、この発明に重大なものではない。

【００２４】図３Ｃに、ビット線領域１８が形成され
る。図示のように、この例において、製作された二つの
メモリセルが、１本のビット線を共有している（電気的
な概略図については図２ａを参照）。この発明に重大な
ものではないが、ビット線１８は、シリコンまたは金属
のようなどんな導体物質をも含んでなり得る。

【００２５】さて図３ｄを参照すると、コンデンサの記
憶ノード２２の形成が続いている。ビット線１８の上
に、絶縁層４０が形成される。標準的なパターニングと
エッチングの技法を使用して、絶縁層４０を貫通して接
点孔が形成され、プラグ３８を露出する。図示されてい
ないが、自己整列接点腐食が使用され得る。その次に、
もう一つの導体層、すなわち、基礎記憶ノード２２が、
絶縁層の上に接点プラグ３８へ接触するように形成され
る。

【００２６】好ましい実施例において、基礎記憶ノード
層２２’が、絶縁層４０とプラグ３８の上に沈積され
る。基礎金属層２２’は、例えば化学蒸着（ＣＶＤ）、
物理蒸着（ＰＶＤ）またはプラズマ強化化学蒸着（ＰＥ
ＣＶＤ）により形成できる。好ましい実施例において、
記憶ノード層２２’は、酸化抵抗が比較的に良く、高い
仕事関数を有する。基礎記憶ノード金属層２２’のため
に好ましい物質は、表１にリストされている。しかしな
がら、他の金属を代わりに使用できることを注意すべき
である。例えば、ルテニウム（Ｒｕ）、イリジウム（Ｉ
ｒ）、モリブデン（Ｍｏ）のような他の遷移金属、Ｗ／
ＴｉＮ、Ｗ／ＷＳｉ_x 、Ｓｉ_x ／ＴｉＮ、ＷＳｉ
_X Ｎ_y 、ＴａＳｉ_x 、ＴａＳｉ_x Ｎ_y 、ＴｉＳｉ_x 、Ｔ
ｉＳｉ_x Ｎ_y のような珪素化合物、また酸化ルテニウム
（ＲｕＯ₂ ）、酸化イリジウム（ＩｒＯ₂）、および
（Ｌａ，Ｓｒ）ＣｏＯ₃ を含む導電性酸化物材料が、基
礎記憶ノード層２２’に使用し得る。基礎記憶ノード層
２２’は、プラグ３８と同一の物質で形成できるが、こ
れは要件ではない。例えば、基礎金属層２２’は、ポリ
シリコンのプラグ３８の上に形成できる。

【００２７】さて図３ｅを参照すると、犠牲層４２が記
憶ノード層２２’の上に形成されている。この層４２の
構成は、（図３ｇに示すように）次の工程で除去される
ので、重大なものではない。好ましい実施例において、
酸化物（例えばＳｉＯ₂ ）を犠牲層４２に使用できる。
フォトレジスト（図示なし）を使用して、パターン付け
した犠牲層４２をハードマスクにすることができる。こ
のマスク４２は、図３ｅに示すように、それから基礎金
属層２２’を腐食するのに使用できる。このマスキング
層４２は、記憶ノード２２の一部となる層２２’の部分
を保護するように、パターン付けされる。

【００２８】さて図３ｆを参照すると、第２導体層２
２”が、この構造の上に形成されている。好ましい実施
例において、層２２”は、等角的に沈積されたポリシリ
コン材料で、ダミー層４２を取り囲むものを含んでな
る。この導体層２２”は、好ましくは犠牲領域４２の上
面と側面を取り囲む。導体層２２”のための選択は、基
礎層２２’のために上にリストしたものと同一である。
好ましい実施例において、導体層２２”は、基礎層２
２’と同一の物質を含んでなる。しかしながら、この特
徴は、要件ではない。言い換えれば、導体層２２”は、
基礎層２２’と異なる物質を含んでなっても良い。

【００２９】さて図３ｆとともに図３ｇを参照すると、
犠牲領域４２の上面の上の導体層２２”の一部分が除去
されている。この除去により犠牲領域２２’の上面が露
出するが、犠牲領域の側面に金属層２２’の一部分が残
る。好ましい実施例において、この除去ステップは、金
属層２２’の異方性エッチバック（ｅｔｃｈ−ｂａｃ
ｋ）により遂行される。犠牲領域４２はそれから除去さ
れて、円筒型の記憶ノード２２が残る。好ましい実施例
において、記憶ノード２２は、丸味を帯びた縁を有する
長い長方形である。しかしながら、犠牲層２２のパター
ン付けの選択により、いかなる形も創造し得る。

【００３０】記憶ノード２２を形成する具体的な方法
は、同時係属中の出願番号６０／０３７，２４７（ＴＩ
−２１５３７）および６０／０３６，９９８（ＴＩ−２
１９７３）に説明されている。例えば、第１の同時出願
において、記憶ノードは、好ましくはポリシリコンで、
自己整列珪素化合物で処理され、それから窒化される。
第２の同時係属出願において、記憶ノードは金属から形
成され、それから窒化される。これらの実施例のいずれ
も使用できるし、記憶ノードを形成する他のどんな実施
例も使用できる。

【００３１】マルチプルクラウン記憶ノードが同時係属
中の出願番号６０／０３３，７２２（ＴＩ−２１７０
４）に開示されている。この構造は、これまで説明した
構造の代わりに使用できる。

【００３２】さて図３ｈを参照すると、誘電層２４が記
憶ノード２２の上に形成され得る。誘電層２４は、酸化
物、窒化物、またはこの二つの化合物（例えば、酸化物
−窒化物−酸化物または酸化物窒化物スタックまたは酸
化窒化物）。この発明はまた５酸化タンタル（Ｔａ₂ Ｏ
₅ ）、バリウムストロンチウムチタン酸塩すなわち簡単
にＢＳＴ（Ｂａ_1-x ＳｒｘＴｉＯ₃ ）、ストロンチウム
チタン酸塩（ＳｒＴｉＯ₃ ）、ストロンチウムビスマス
タンタル酸塩すなわち簡単にＳＢＴ、鉛ジルコンチタン
酸塩すなわち簡単にＰＺＴ（Ｐｂ_1-x ＺｒｘＴｉＯ₃ ）
を含む多様な他の誘電体を使用することもできる。好ま
しい実施例において、高誘電率物質（すなわち、ｋ≧−
２０）が使用される。例えば、ある実施例において、約
１５ｎｍのＴａ₂ Ｏ₅ が約４００゜Ｃで沈積される。

【００３３】誘電層２４が形成された後に、２ステップ
の焼きなましが遂行される。この２ステップの誘電体沈
積後焼きなましは、実効酸化物厚さ（Ｔ_eff ）と漏洩電
流密度を含むコンデンサの電気的性能を改良する。この
２ステップの誘電体沈積後焼きなましは、典型的に沈積
したての（ａｓ−ｄｅｐｏｓｉｔｅｄ）フィルムに応用
される。第１の焼きなましは、好ましくはＯ₂ プラズマ
で、Ｏ₂ イオンを活動的にして、沈積したての誘電体フ
ィルムに当てて酸素の集中を高め、この沈積したばかり
の誘電体フィルム上に残された炭化水素を分解する。第
２の焼きなましは、好ましくはオゾン焼きなましで、紫
外線放射付きまたは無しで、酸素プラズマで導かれた損
傷と残留炭化水素の除去に使用される。

【００３４】誘電層の化学的構成は、先行技術の誘電体
に比較して独自なものである。例えば、５酸化タンタル
誘電体が形成された例を考えて見よ。典型的に沈積した
ばかりのＴａ₂ Ｏ_x は、僅かに酸素不足である（すなわ
ちｘ＜５）。しかしながら、この発明の２ステップの焼
きなまし工程は、沈積したばかりのＴａ₂ Ｏ_x を、化学
式通り（ｘ＝５）に、または僅かに酸素を多く含む（す
なわちｘ＞５）ものにできる。

【００３５】好ましい実施例において、誘電体層２４の
結晶構造は、変化しない。プラズマ処理とオゾン焼きな
ましの両方が約２０゜Ｃから約３５０゜Ｃまでの範囲内
の温度で遂行されるので、それはアモルファス相のまま
である。しかしながら、結晶構造がアモルファスのまま
であっても、酸素の含有量が増加するために、密度は改
良され得る。

【００３６】代案の実施例において、オゾン焼きなまし
は、結晶化焼きなましの後に遂行される。結晶化焼きな
ましは、アモルファス相を結晶の（例えば多結晶の）焼
きなましに変換する。例えば誘電体層２４は、Ｏ₂ また
はＮ₂ Ｏ環境内で約７００゜Ｃの温度にまで加熱され得
る。焼きなましは、炉内焼きなましまたは急熱（ｒａｐ
ｉｄ ｔｈｅｒｍａｌ）焼きなましとして遂行できる。
この追加のステップは、５酸化タンタルのコンデンサ性
能を改良し、特に、金属−絶縁体−半導体コンデンサの
性能を改良する。

【００３７】前記２ステップ焼きなまし工程は、半導
体、セラミック、または金属のボトム電極２２上に沈積
したばかりのアモルファスＴａ₂ Ｏ₅ フィルム２４に応
用され得る。更に注意すべきことは、この発明がＢＳ
Ｔ、ＰＺＴ、ＳＢＴ、ＳｒＴｉＯ ₃ 、ＮＯ、ＯＮＯ、ま
たはその他のような他の誘電物質へ応用できることであ
る。この発明は、特に、金属有機資源から生じた誘電体
に有用である。

【００３８】図３ｉに例示するように、上部電極２６が
誘電体層２４の上に形成される。電極２６は、ほぼあら
ゆる導電物質を含んでなり得る。唯一の基準は、物理的
に（例えば、粘着性で、熱的に）誘電物質２４と適合す
ることである。例えば、電極２６は、Ｓｉ（例えばポリ
シリコン）、金属（例えば、Ａｌ、Ｃｕ、Ｐｄ、Ｐｔ、
Ｒｕ、Ａｕ、Ａｇ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ）、珪素化合
物（例えば、ＴａＳｉ _x 、ＴｉＳｉ_x 、ＡｌＳｉ_x 、Ｃ
ｏＳｉ_x 、ＷＳｉ_x 、ＭｏＳｉ_x 、合金珪素化合物）、
導電性窒素化合物（例えば、ＴｉＮ、ＴｉＡｌＮ、Ｔａ
ＳｉＮ、ＷＳｉＮ、ＷＮ、ＭｏＮ、ＲｕＮ、ＳｎＮ、Ｚ
ｒＮ）、導電性酸化物（例えば、ＲｕＯ ₂ 、ＳｎＯ、Ｚ
Ｏ、ＩｒＯ）、または他の導電物質（例えば、タンタル
カーバイドのようなカーバイド、硼化チタンのような硼
素化合物）であり得る。

【００３９】注意すべきことは、ＤＲＡＭデバイスが完
成する前に多数の追加のステップが必要なことである。
例えば、相互接続のために追加の金属層が使用され得
る。また、このドライブは保護コートと包装を必要とす
る。これらのステップはこの発明にとって重大ではない
ので、それらの存在の確認以上のことはここには説明し
ない。

【００４０】この発明の記憶コンデンサを形成するため
の材料と工程のオプションを表１に要約する。注意すべ
きは、表１は、この発明の例のいくつかをリストするだ
けで、全ての可能な実施例の網羅を意図しないことであ
る。

【表１】

【００４１】この発明の諸実施例は、実験により製作さ
れた。はじめに、Ｎ型Ｓｉ（１００）ウエハ３０が、Ｔ
ｉＮ／スパッタードＷ／ＷＮ／Ｔａ₂ Ｏ₅ ／Ａｕで加工
された。加工の詳細は、上記および同時係属し併合した
特許出願番号第０３７，２４７号（ＴＩ−２１５３７）
および特許出願番号第０３６，９９８号（ＴＩ−２１９
７３）に見いだされる。Ｔａ₂ Ｏ₅ を沈積した後に、Ｏ
₂ プラズマとＯ₃ 焼きなましの両方が遂行される。それ
から、単純なプレーナコンデンサの評価のために、金が
Ｔａ₂ Ｏ₅ 誘電体上へ蒸着された。誘電体２４と底部電
極２２の間のインターフェイスは、Ｔａ₂ Ｏ₅ 加工中に
酸化に最も影響されるので、電圧に対する漏洩電流密度
が測定されて、臨界電圧Ｖｃが決定される。これらの目
的のために、臨界電圧Ｖｃが、漏洩電流密度１０^-8Ａ／
ｃｍ² との電圧として、定義される。酸化物の実効厚さ
Ｔ_eff は、方程式

【外３】 から導出および測定され、ここでキャパシタンス濃度Ｃ
／ＡはＣ−Ｖ測定から得られ、

【外４】 は真空誘電率、３．９は２酸化シリコンの誘電率であ
る。

【００４２】ＣＶＤＴａ₂ Ｏ₅ フィルムの種々な沈積条
件から製作されるプレーナコンデンサの電気的測定の結
果が、表２にリストされている。典型的に、ＣＶＤＴａ
₂ Ｏ ₅ フィルムは、酸素の空格子点からの欠陥、残留炭
化水素、底部電極の低い仕事関数に関連する高い漏洩を
有する。底部電極の低い仕事関数は、Ｔａ₂ Ｏ₅ 金属絶
縁金属（ＭＩＭ）コンデンサのためのショットキー放出
漏洩メカニズムにより、高い漏洩を結果する。明らか
に、Ｔａ₂ Ｏ₅ 沈積に続くＯ₂ プラズマ処理だけでは、
良好な電気的効率を結果しない。しかしながら、Ｏ₂ プ
ラズマ処理とＯ₃焼きなましの両方の組み合わせは、コ
ンデンサの漏洩を劇的に減少する。この現象は、一方、
臨界電圧を増加する。２５６メガＤＲＡＭのような高密
度ＤＲＡＭアプリケーションのためには、臨界伝達は
１．０Ｖまたはそれ以上になるかも知れない。その上、
Ｔ_eff もまた減少するが、これは恐らく、Ｔａ₂ Ｏ₅ 誘
電率の増加と底部電極インターフェイスの改良による。
２ステップの焼きなましが、Ｔａ₂ Ｏ₅ コンデンサを漏
洩の要件に到達させる。従って、Ｔａ₂ Ｏ₅ コンデンサ
を、２５６メガビットまたはそれ以上の密度のＤＲＡＭ
に応用できる。

【表２】

【００４３】図４は、更なる実験の結果の一覧表を提供
する。４０個の実験的デバイスが製作された。これらの
各々は、図の上部を横切ってリストされている。これら
のウエハの各々は、少なくとも６つの処理ステップ、す
なわち、１．）ウエハ、２．）タングステン形成、
３．）窒化物形成、４．）Ｔａ₂ Ｏ₅ 沈積、５．）Ｏ₂
プラズマ、６．）金蒸着、を通る。これらの処理は図の
下と横にリストされている。いくつかのステップは、一
つよりも多いオプションを含む。丸の中を塗りつぶして
あるのは、４０個のウエハの各々のために、どのオプシ
ョンが使用されたかを示す。

【００４４】この図の記載を調べると、タングステンの
底部電極は３つの方法、すなわち、スパッタリング、化
学蒸着、ＷＦ₆ ガスを使う置換工程で形成された。この
工程で、ＷＦ₆ ＋Ｓｉ−＞Ｗ＋ＳｉＦ_x の反応中にシリ
コンはタングステンに置換され、ここでＳｉＦ_x は、気
相中でポンプで出される。窒化物形成ステップは、急速
熱窒化、窒素プラズマ、またはアンモニアプラズマであ
り得る。

【００４５】実験の結果は、表３に製表されている。

【表３】

【００４６】フィジビリティスタデイから、表面窒化Ｗ
Ｎを使用する底部電極付きの全てのコンデンサは、Ｗ底
部電極を使用するコンデンサに比べて、かなりの増加＋
Ｅ_c（＝＋Ｖ∫Ｔ_eff ）の結果になった。このＮＨ₃ 窒
化ＷＮは、Ｏ₃ 焼きなましなしで４．２ＭＶ／ｃｍの最
高の＋Ｅ_c を与えた。Ｏ₃ 焼きなまし付きで、８ＭＶ／
ｃｍの最高値を、＋Ｅ_c が有した。従って、フィジビリ
ティスタデイと補外法に基づいて、生産品質のデバイス
は、＋Ｅ_c ＝５．０ＭＶ／ｃｍ（＋１．０Ｖｃ／２．０
ｎｍ）の要件を充たし得るはずである。

【００４７】この実験はまた、７００゜Ｃで１分間、Ｎ
Ｈ₃ ガスを使用するＲＴＮが、Ｗ底部電極上にスパッタ
した一様な〜３．０ｎｍ表面ＷＮを結果として生じた。
この結果は、表面窒化が堅固で製造可能な工程であるこ
とを示す。

【００４８】ＨＦウエットクリーニングおよびプレクリ
ーニングのためにもとの場所に（ｉｎ−ｓｉｔｕ）Ｈ₂
プラズマを使用しての、３００゜Ｃでの置換Ｗは、他の
処理温度およびプレクリーニング法に比較して、虫穴形
成、粗さ、Ｗ厚みに関して、最良のＷ層を有する。しか
しながら、３００゜Ｃでの置換Ｗでも、製造のアプリケ
ーションにおいて重要な限界となるかも知れないかなり
の虫穴と浸食を有する。この限界を克服するためには、
接着層付きの金属ＳＮを使用し得る。

【００４９】ＭＩＭコンデンサについての漏洩導電の機
械学的な研究も遂行された。これらの研究は、Ｔａ₂ Ｏ
₅ ＭＩＭコンデンサについてのショットキー放出を確認
し、これにより、ＷＮとＷＳｉＮの使用が高い仕事関数
と酸化抵抗を供給するとの提案を実証した。Ｏ_3-焼きな
まし効果は、更になお評価中であるが、初期の結果はＯ
_3-焼きなまし効果がショットキーバリア高さと誘電率を
増し、恐らくそれは酸素濃度の増加によることを示して
いる。従って、Ｏ_3-焼きなましは、Ｔ_eff と共に漏洩を
減少する。Ｏ₂ プラズマとＯ₃ 焼きなましの２ステップ
焼きなましは、Ｏ₂ プラズマからＴａ₂ Ｏ₅ フィルムへ
提供される高エネルギー酸素と、低分解エネルギーバリ
アにより酸素を更に供給し、Ｏ₂ プラズマにより引き起
こされた損傷を焼きなまし尽くすためのＯ_3-焼きなまし
の、両方の長所を有している。

【００５０】この発明の方法と構造は、多様なアプリケ
ーションに使用できる集積回路コンデンサを提供する。
これまでダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）の文脈内で説明してきたが、アナログディジタル
（Ａ／Ｄ）変換器、ディジタルアナログ（Ｄ／Ａ）変換
器、またはほぼあらゆる他の集積回路チップのためのコ
ンデンサを形成するためにも、この発明を使用できる。

【００５１】図示の実施例を参照してこの発明を説明し
てきたが、この説明は限定的に解釈されることを意図し
ない。例示の実施例のさまざまな修正と組み合わせが、
この発明の他の実施例と共に、明細書を参照すれば当業
者に明白であろう。従って、前記の特許請求の範囲は、
そうしたあらゆる修正と実施例を網羅することを意図し
ている。

【００５２】以上の説明に関し更に以下の項を開示す
る。

【００５３】（１） 集積回路コンデンサを形成する方
法であって、記憶ノード電極を形成するステップと、前
記記憶ノード電極上に誘電層を沈積するステップと、前
記誘電層を沈積した後にＯ₂ プラズマ焼きなましを遂行
するステップと、前記Ｏ₂ プラズマ焼きなましを遂行し
た後にオゾン焼きなましを遂行するステップと、前記誘
電層の上に上部電極を沈積するステップを含んでなる、
前記方法。

【００５４】（２） 前記記憶ノード電極を形成するス
テップは、シリコン記憶ノード電極の形成を含んでなる
第１項記載の方法。

【００５５】（３） 前記記憶ノード電極を形成するス
テップは、金属記憶ノード電極の形成を含んでなる第１
項記載の方法。

【００５６】（４） 前記記憶ノード電極を形成するス
テップは、セラミック記憶ノード電極の形成を含んでな
る第１項記載の方法。

【００５７】（５） 前記誘電層を沈積するステップ
は、５酸化タンタルを沈積することを含んでなる第１項
記載の方法。

【００５８】（６） 前記誘電層を沈積するステップ
は、鉛ジルコンチタン酸塩を沈積することを含んでなる
第１項記載の方法。

【００５９】（７） 前記誘電層を沈積するステップ
は、バリウムストロンチウムチタン酸塩を沈積すること
を含んでなる第１項記載の方法。

【００６０】（８） 前記誘電層を沈積するステップ
は、ストロンチウムチタン酸塩を沈積することを含んで
なる第１項記載の方法。

【００６１】（９） 前記誘電層を沈積するステップ
は、高誘電率金属を沈積することを含んでなる第１項記
載の方法。

【００６２】（１０） 前記誘電層を沈積するステップ
は、金属有機資源から得られた誘電体を沈積することを
含んでなる第１項記載の方法。

【００６３】（１１） 前記オゾン焼きなましは紫外線
照射に直面して遂行されることを含んでなる第１項記載
の方法。

【００６４】（１２） 前記オゾン焼きなましは紫外線
照射なしに遂行されることを含んでなる第１項記載の方
法。

【００６５】（１３） 前記オゾン焼きなましの遂行に
先立って結晶化焼きなましを遂行することを更に含んで
なる第１項記載の方法。

【００６６】（１４） 第１項記載の方法で形成された
集積回路コンデンサ。

【００６７】（１５） 集積回路を形成する方法であっ
て、高誘電率物質の層を供給するステップと、前記層を
Ｏ₂ プラズマにさらす間に前記層を焼きなますステップ
と、それから、前記層をオゾン環境にさらす間に前記層
を焼きなますステップとを含んでなる、前記方法。

【００６８】（１６） 前記高誘電率物質は、５酸化タ
ンタルを含んでなる第１５項記載の方法。

【００６９】（１７） 前記高誘電率物質は、鉛ジルコ
ニウムチタン酸塩、バリウムストロンチウムチタン酸
塩、ストロンチウムビスマスタンタル酸塩、ストロンチ
ウムチタン酸塩からなるグループから選ばれた第１５項
記載の方法。

【００７０】（１８） 前記高誘電率物質は、金属有機
資源により形成された第１５項記載の方法。

【００７１】（１９） 前記層が、Ｏ₂ プラズマにさら
されている間に約２０゜Ｃから３５０゜Ｃの間の温度で
焼きなまされる第１５項記載の方法。

【００７２】（２０） 前記層が、オゾン環境にさらさ
れている間に約２０゜Ｃから３５０゜Ｃの間の温度で焼
きなまされる第１５項記載の方法。

【００７３】（２１） 前記オゾン焼きなましの間に紫
外線照射が誘電体へ向けられている第１５項記載の方
法。

【００７４】（２２） 前記層をオゾン環境にさらす間
に前記層の焼きなましに先だって、結晶化焼きなましを
遂行するステップを更に含んでなる第１５項記載の方
法。

【００７５】（２３） 前記層をオゾン環境にさらす間
に前記層の焼きなましに先だって、前記層を少なくとも
７００゜Ｃの温度まで加熱するステップを更に含んでな
る第１５項記載の方法。

【００７６】（２４） 前記層を少なくとも７００゜Ｃ
の温度まで加熱するステップは、前記層をＯ₂ プラズマ
にさらす間に前記層の焼きなましした後に遂行される第
１５項記載の方法。

【００７７】（２５） ダイナミックランダムアクセス
メモリセルを形成する方法であって、半導体層の表面に
複数のパストランジスタを行および列に形成し、各パス
トランジスタは一つのゲートと第１および第２のドープ
された領域を含むステップと、各メモリについて、一つ
のビット線を前記第１のドープされた領域に結合するス
テップと、各メモリについて、前記第２のドープされた
領域に電気的に結合された記憶ノードを形成するステッ
プと、各メモリについて、前記記憶ノードの上に誘電層
を形成するステップと、各メモリについて、前記誘電層
をＯ₂ プラズマ内で焼きなましするステップと、各メモ
リについて、前記誘電層をオゾン環境内で焼きなましす
るステップと、各メモリについて、前記誘電層上にセル
プレート電極を形成するステップと、を含んでなる前記
方法。

【００７８】（２６） 前記誘電体は、５酸化タンタル
である第２５項の方法。

【００７９】（２７） 前記各パストランジスタの前記
第１のドープされた領域は、隣接のパストランジスタと
共有されている第２５項の方法。

【００８０】（２８） 前記各パストランジスタを形成
するステップは、少なくとも２億５６００万のパストラ
ンジスタを形成することを含んでなる第２５項の方法。

【００８１】（２９） 集積回路を形成する方法であっ
て、酸化物層を沈積し、前記酸化物層は高誘電率を有す
るステップと、酸化物層の酸素含有量を高めるステップ
と、酸化物層を焼きなますステップとを含んでなる、前
記方法。

【００８２】（３０） 酸化物層を沈積するステップ
は、Ｔａ_x Ｏ_y 沈積を含んでなり、ｘはほぼ２に等し
く、ｙは５よりも少ないステップと、酸素含有量を高め
るステップは、Ｔａ_x Ｏ_z 層を結果とし、ｚは５以上で
ある、第２９項の方法。

【００８３】（３１） 酸素含有量を高めるステップ
は、前記酸化物層をＯ₂ プラズマにさらすことを含んで
なる第２９項の方法。

【００８４】（３２） 前記酸化物層を焼きなますステ
ップは、オゾン環境で遂行される第３１項の方法。

【００８５】（３３） 酸化物層を沈積する前記ステッ
プは、化学蒸着ステップを含んでなり、前記酸化層から
炭化水素を除去するステップを更に含んでなる第２９項
の方法。

【００８６】（３４） 前記炭化物層はアモルファス状
態で沈積され、前記酸化物層が結晶化するように加熱す
るステップを更に含んでなる第２９項の方法。

【００８７】（３５） ダイナミックランダムアクセス
メモリであって、第１および第２のドープされた領域と
一つのパスゲートを有するパストランジスタと、第１の
ドープされた領域に結合されたコンデンサを含んでな
り、前記コンデンサは、第１のドープされた領域に結合
された記憶ノード電極と、セルプレート電極と、前記記
憶ノードと前記セルプレート電極の間に配置された誘電
層を含んでなり、前記誘電層はＴａ_x Ｏ_y から形成さ
れ、ｘはほぼ２に等しく、ｙはほぼ５よりも大きい、前
記ダイナミックランダムアクセスメモリ。

【００８８】（３６） 前記メモリデバイスは少なくと
も２億５６００万のパストランジスタおよび少なくとも
２億５６００万のコンデンサを含み、各パストランジス
タはそれぞれのコンデンサへ結合されている第３５項の
デバイス。

【００８９】（３７） 前記コンデンサは１よりも大き
い臨界電圧を有する第３６項のデバイス。

【００９０】（３８） 前記コンデンサは６よりも小さ
い実効酸化物厚さ（Ｔ_eff ）を有する第３６項のデバイ
ス。

【００９１】（３９） 前記誘電層はアモルファス状態
にある第３５項のデバイス。

【００９２】（４０） 前記誘電層は結晶状態にある第
３５項のデバイス。

【００９３】（４１） 一つの実施例において、この発
明は、誘電層２４を処理する方法を提供する。最初に、
誘電層が加熱されると同時に、Ｏ₂ プラズマにさらされ
る。その後で、前記誘電層が加熱されると同時に、オゾ
ン環境にさらされる。この方法は、コンデンサ１２の誘
電体２４の形成に有用である。一方、このコンデンサ
は、ＤＲＡＭメモリデバイス中で使用できる。

【００９４】

【関連特許出願】下記の共に譲渡された特許出願は、こ
の発明に関連しているので、ここに参考文献として組込
む。 出願番号 出願日 代理人整理番号 ６０／０３７，２４７ １９９７年１月３１日 ＴＩ−２１５３７ ６０／０３６，９９８ １９９７年１月３１日 ＴＩ−２１９７３ ６０／０３３，７２２ １９９６年１２月２０日 ＴＩ−２１７０４

【図面の簡単な説明】

前記のこの発明の特徴は、添付の図面を参照して、上記
の説明を考察することにより、一層明らかになる。

【図１】ａは、この発明の構造を使用し得るＤＲＡＭセ
ルの断面図である。ｂは、図１ａの構造の概略図であ
る。

【図２】この発明のコンデンサを使用し得るＤＲＡＭ回
路の略図である。

【図３】この発明のコンデンサを使用するＤＲＡＭ形成
工程の一つの流れを説明する断面図である。

【図４】この発明を使用して製作されたコンデンサの実
験テストを詳述する一覧表である。

【符号の説明】

１０ パストランジシタ １２ コンデンサ ２２ 記憶ノード電極 ２４ 誘電層 ２６ 上部電極

フロントページの続き (72)発明者 イイジマ シンペイ 東京都昭島市玉川町３−１−18 (72)発明者 浅野 勇 埼玉県入間市下藤沢1314−３ ダイア プ レース 804 (72)発明者 クニトモ マサト 東京都青梅市野上町657−５ (72)発明者 タマル ツヨシ 東京都青梅市新町839 (72)発明者 ウィリアム アール．マッキー アメリカ合衆国テキサス州プラノ，パピー ト 1529

Claims (2)

【特許請求の範囲】
1. 【請求項１】 集積回路コンデンサを形成する方法であ
   って、 記憶ノード電極を形成するステップと、 前記記憶ノード電極上に誘電層を沈積するステップと、 前記誘電層を沈積した後にＯ₂ プラズマ焼きなましを遂
   行するステップと、 前記Ｏ₂ プラズマ焼きなましを遂行した後にオゾン焼き
   なましを遂行するステップと、 前記誘電層の上に上部電極を沈積するステップを含んで
   なる、前記方法。
2. 【請求項２】 請求項１の方法で形成された集積回路コ
   ンデンサ。