KR0155879B1 - 오산화 이탄탈륨 유전막 커패시터 제조방법 - Google Patents
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Abstract
오산화 이탄탈륨(Ta2O5)의 고유전막을 갖는 커패시터의 하부전극 표면에 계면산화막 성장을 억제하기 위한 반도체 장치의 커패시터 제조방법에 관한 것이다.
Ta2O5유전막 형성의 전처리 방법에 있어서, 하부전극 표면을 산소 장벽(Oxygen barrier)으로서 충분히 형성시키기 위해 순수하게 질화(Nitrided)된 표면이 아니라 질화(NITRIDATION)와 산소 열처리를 연속하여 실시함으로써 SiON 표면을 갖게하여 계면 산화막 성장을 억제하고 누설전류(Leakage Current)를 감소시켜 커패시터의 전기적 특성을 향상시켰다.
Description
제1a도 내지 제1b도는 본 발명의 실제 적용 결과로서 Ta2O5유전막 두께가 85Å인 경우에 따른 등가 산화막(Toseq:Equivalent Thickness of OXide)과 누설전류(Leakage Current) 특성을 나타낸 그래프이다.
제2a도 내지 제2b도는 본 발명의 샐제 적용 결과로서 Ta2O5유전막 두꼐가 100Å인 경우에 따른 등가 산화막(Toxeq:eEquivalent Thickness of OXide)과 누설전류(Leakage Current) 특성을 나타낸 그래프이다.
제3a도 내지 제3b도는 본 발명의 실제 적용 결과로서 Ta2O5유전막 두께가 125Å인 경우에 따른 등가 산화막(Toxeq:Equivalent Ehickness of OXide)과 누설전류(Leakage Current)특성을 나타낸 그래프이다.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서 특히, 오산화 이탄탈륨(Ta2O5)의 고유전막을 갖는 커패시터의 제조방법에 관한 것이다.
반도체 제조기술의 발달과 응용분야의 학장에 따라 대용량의 메모리 소자의 개발이 진척되고 있으며, 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하고 셀 커패시턴스도 감소하고 있다.
특히 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 제어 가능한 신호전달 수단인 스위칭 트랜지스터로 구성된 DRAM(dynamic random access memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 할 문제이다.
메모리 셀에서의 커패시터의 기본구조는 스토리지 전극과 유전체 그리고 플레이트전극으로 구성되며, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법으로 다음과 같은 3가지 관점에서의 연구가 이루어지고 있다.
첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.
첫째, 유전체막의 두께는 유전체의 성질과도 밀접한 관계가 있으며, 두께를 제한하는 주용인은 유전체의 누설전류와 파괴전압으로, 주어진 유전체막의 두께에서, 누설전류가 적어지면 적어질수록, 파괴전압이 커지면 커질수록 좋은 유전체가 된다.
둘째, 커패시터의 유효면적을 증가시키기 위해서 플레너(planar), 트랜치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등 다양한 종류의 커패시터가 형성되고 있다.
셋째, 누설전류가 적고, 파괴전압이 크며, 큰 유전상수를 지니는 고유전체일수록 물리적 두께에 비하여 등가산화막의 두께를 얇게 할 수 있으며, 메모리 셀의 크기를 작게 하고, 커패시턴스를 증가시킬 수 있으므로 고유전체의 사용은 회로의 고집적화에 없어서는 안되는 필요조건이 되고 있다.
종래에는 커패시터의 유전체막으로 이산화실리콘(SiO2), 실리콘 나이트라이드(Si3N4), 및 이들의 조합 ONO(SiO2/Si3N4/SiO2) 또는 NO(Si3N4/SiO2)을 사용하여 왔다.
그러나 각 물질의 유전율은 이산화실리콘이 약 3.8이고, 실리콘 나이트라이드의 경우 약 7.8로 매우 작기 때문에 충분한 커패시턴스를 확보하기 위해서는 커패시터 구조를 복잡하게 하거나, 유전체막의 두께를 한계 이상으로 얇게 해야한다.
따라서 고유전물질이나 강유전물질을 사용하여 커패시터의 유전체막을 형성하는 방법이 연구되어 왔다.
큰 유전상수를 갖는 대표적인 유전체로서는 오산화 인탄탈륨(Ta2O5)이나 삼산화 티타 스트론튬(SrTiO3), 삼산화 티타 스트론튬 바륨((BaSr)TiO3)등이 있다.
STO나 BSTO는 유전율이 300∼600정도로 매우 높아서 차세대 반도체용 커패시터의 재료로 활발히 연구되고 있으나 오산화 이탄탈륨은 박막상태에서 누설전류가 크다는 문제점이 있다.
Ta2O5내의 산소 결핍(Oxygen Vacancy)이 Ta2O5막의 누설전류를 크게 하는 이유 중의 하나이므로 산소를 보충하여 누설전류를 감소시키기 위한 방법으로 산소 열처리 방법이 대두되었다.
고집적 DRAM의 커패시턴스 증가를 위해 Ta2O5고유전막을 사용할 경우 Ta2O5(오산화 이탄탈륨) 증착후 산소 열처리를 하게 되는 데 800℃에서 30분간 열처리를 받으면서 Ta2O5(오산화 이탄탈륨)와 하부전극 Si사이에 산화막이 성장하게 된다.
이러한 산화막은 등가 산화막 두께(Toxeq:Equivalent Thickness fo OXide)를 증가시키고 전기적 특성을 떨어뜨리게 된다.
그래서 Ta2O5유전막 증착에 NH3가스를 이용하여 900℃의 고온에서 하부전극 Si 표면을 질화(NITRIDATION)시켜 장벽층(Barrier Layer)을 형성하였다.
그러나 종래의 기술로는 등가산화막 두께(Toxeq:Equivalent Thickness of OXide)가 35Å이고 인가전압 1.5V에서 누설전류(Leakage Current)가 5*102nA/㎠의 수준으로 박막화의 한계가 나타났다.
이는 하부전극 표면을 NH3로 질화(NITRIDATION)하는 경우 Si3N4막 두께가 20Å 이하로 너무 얇아 산소 장벽(oxygen barrier) 역할을 충분히 해 줄 수 없으며 미반응된 NH3기(radical)가 잔존하여 결함(defect)을 유발할 수 있기 때문이다.
따라서 본 발명의 목적은 커패시터의 하부전극과 Ta2O5유전막의 계면에 산화막 성장을 억제하기 위한 반도체 장치의 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 오산화 이탄탈륨(Ta2O5) 유전막을 구비한 커패시터의 오산화 이탄탈륨(Ta2O5)유전막 형성의 전처리 방법으로서,
상기 커패시터의 하부전극의 표면을 1차로 질화(NITRIDATION)하는 공정과 상기 질화된 하부전극 표면을 2차로 산소 분위기에서 열처리하는 공정을 연속하여 실시함으로써 상기 하부전극과 상기 오산화 이탄탈륨(Ta2O5)유전막의 계면에 산화막 성장을 억제하는 것을 특징으로 하는 커패시터의 제조방법을 제공한다.
상기 질화(NITRIDATION)는 RTP(Rapid Thermal Processing)방식, Furnace(로)를 이용하는 것이 바람직하다.
상기 산소 열처리는 RTP방식을 이용하는 것이 바람직하다.
상기 질화(NITRIDATION)는 NH3, N2O, N2가스중 어는 하나를 이용하는 것이 바람직하다.
바람직하게, 상기 RTP방식의 질화(NITRIDATION)공정과 상기 산소 열처리 공정은 진공 로드 럭(vacuum load lock), 혹은 질소 퍼지(N2purge)를 이용하는 설비에서 진행할 수 있다.
상기 질화(NITRIDATION)공정과 상기 산소 열처리 공정은 온도 800℃∼900℃에서 실시하는 것이 바람직하다.
또한, 상기 RTP방식의 질화 (NITRIDATION)공정과 상기 열처리 공정 시간은 10~200초인 것이 바람직하다.
하부전극 표면을 기존의 방법대로 NH3가스 이용하여 질화(NITRIDATION)하고 연속하여 산소 분위기에서 열처리를 실시하여 순수하게 질화된 (Nitrided) 표면이 아닌 SiON 표면이 되도록 하여 산소 장벽(Oxygen barrier) 역할을 하면서 질화(NITRIDATION)할 수 표면에 흡착된 미반응 NH3기(radical)를 제거하여 전기적 특성도 개선시킬 수 있게 된다.
본 발명을 상세히 설명하면, 커패시터 하부전극 형성후HF(High Frequency) Cleaning(고주파 세척)을 한후 온도 800∼900℃에서 NH3, N2, O, N2가스를 이용해 하부전극 Si표면을 질화(INTRIDATION)한다.
상기 하부 전극 표면에 SiON 장벽층을 형성하여 산소 장벽(Oxygen barrier) 역할을 할 수 있게 하기 위해 같은 온도에서 연속으로 O2가스를 이용하여 산소 열처리를 실시한다.
이때 상기 질하(NITRIDATION)공정이나 상기 산소 열처리 공정 시간은 10∼200분 사이로 RTP(rapid thermal processing)방식을 사용한다.
상기 결과물 상에 Ta2O5유전막을 증착한 후 후속 열처리를 거쳐 Ta2O5커패시터를 완성한다.
제1a도내지 제3b도는 본발명의 실제 적용 결과를 나타낸다.
제1도는 Ta2O5유전막 두께가 85Å인 경우로서 제1a도는 등가산화막 두께(Toxeq)를, 제1b도는 인가 전압 1.5V에서의 누설전류(Leakage Current) 특성을 나타낸 그래프이다.
여기서 a와 b는 종래기술에 의한 결과로서 a는 하부전극 표면을 RTN(Rapid Thermal Nitridation)으로 질화막을 형성한후 Ta2O5유전막을 85Å으로 증착한 경이고, b는 피크(PEAK)에서 RTN(Rapid Theraml Nitridation)으로 질화막을 형성한 후 Ta2O5유전막을 85Å으로 증착한 경우를 나타낸다.
c와 d는 본 발명에 의한 결과로서 c는 RTN(Rapid Thermal Nitridation)으로 질화막을 형성하고 연속하여 RTO(Rapid Thermal Oxidation)를 짧은 시간(60초 정도) 진행한 후 Ta2O5유전막을 85Å으로 증착한 경우이고, d는 RTN(Rapid Thermal Nitridation)으로 질하막을 형성하고 연속하여 RTO(Rapi Thermal Oxidation)을 비교적 긴 시간(120초 정도) 진행한 후 Ta2O5유전막을 85Å으로 증착한 경우를 나타낸다.
제2도는 Ta2O5유전막 두께가 100Å인 경우로서 제 2a 도는 인간 전압 1.5V에서의 누설전류(Leakage Current) 특성을 나타낸 그래프이다.
a, b, c, d는 제1도에서의 조건과 마찬가지이고 다만 Ta2O5유전막 두께가 100Å이 것이 다르다.
제3도는 Ta2O5유전막 두께가 125Å인 경우로서 제3a도는 등가산화막 두께(Toxeq)를 제3b도는 인가 전압 1.5V에서의 누설전류(Leakage Current)특성을 나타낸 그래프이다.
a, b, c, d는 제 1도에서의 조건과 마찬가지이고 다만 Ta2O5유전막 두께가 125Å 이 것이 다르다.
상기의 그래프들에서 보는 바와 같이 종래에 하부전극에 질화(NITRIDATION)만 한 경우보다 본 발명에서의 NITRIDATION(질화)후 연속으로 산소 열처리를 실시하는 경우에, 등가 산화막 두께(Toxeq:Equivalent Thickness of OXide)는 2Å정도 박막화 되면서 누설전류(Leakage Current)는 오히려 0.5 차수(order) 정도 우수한 결과가 나타남을 알 수 있다.
또한, Ta2O5유전막의 증착 두께가 클수록 등가 산화막 두께(Toxeq:Equivalent Thickness of OXide)와 누설전류(Leakage Current)가 작아짐을 알 수 있다.
따라서 본 발명에서는 하부전극 표면을 산소 장벽(Oxygen barrier)으로서 충분히 형성시키기 위해 순수하게 질화(Nitrided)된 표면이 아니라 질화(NITRIDATION)와 산소 열처리를 연속하여 실시함으로써 SiON 표면을 갖게하여 계면 산화막 성장을 억제하고 등가 산화막두께(Toxeq:Equivalent Thickness of OXide) 및 누설전류(Leakage Current)를 감소시켜 커패시터의 전기적 특성을 향상시켰다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (10)
- 오산화 이탄탈륨(Ta2O5)유전막을 구비한 커패시터의 오산화 이탄탈륨(Ta2O5)유전막 형성이 전처리 방법으로서, 상기 커패시터의 하부전극의 표면을 1차로 질화(NITRIDATION)하는 공정과 상기 질화된 하부전극 표면을 2차로 산소 분위기에서 열처리하는 공정을 연속하여 실시함으로써 상기 하부전극과 상기 오산화 이탄탈륨(Ta2O5)유전막의 계면에 산화가 성장을 억제하는 것을 특징으로 사는 커패시터 제조방법.
- 제1항에 있어서, 상기 질화(NITRIDATION)는 RTP(Rapid Thermal Processing), Furnace(로)를 이용하는 것을 특징으로 하는 커패시터 제조방법.
- 제2항에 있어서, 상기 RTP 질화(NITRIDATION)는 진공 로드럭(vacuum load lock), 혹은 질소 퍼지(N2purge)를 이용하는 설비에서 진행할 수 있는 것을 특징으로 하는 커패시터 제조방법.
- 제2항에 있어서, 상기 질화(NITRIDATION)는 온도 800℃∼900℃에서 실시하는 것을 특징으로 하는 커패시터 제조방법.
- 제2항에 있어서, 상기 RTP 질화(NITRIDATION)시간은 10∼200초인 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 질화(NITRIDATION0는 NH3, N2O, N2가스를 이용하는 것을 특징으로하는 커패시터 제조방법.
- 제1항에 있어서, 상기 산소 열처리는 RTP(Rapid Thermal Processing)를 이용하는 것을 특징으로 하는 커패시터 제조방법.
- 제7항에 있어서, 상기 RTP 산소 열처리 설비는 진공 로드럭(vacuum load lock), 혹은 질소 퍼지(N2purge)를 이용하는 설비에서 진행할 수 있는 거을는 특징으로 하는 커패시터 제조방법.
- 제7항에 있어서, 상기 산소 열처리 온도는 800℃∼900℃에서 실시하는 것을 특징으로 하는 커패시터 제조방법.
- 제7항에 있어서, 상기 산소 열처리 시간을 10∼200초인 것을 특징으로 하는 커패시터 제조방법.
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