KR100231604B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 캐패시터 유전체막으로 Ta2O5및 질화막의 2층 구조로 형성하여 Ta2O5과 티타늄 질화막 계면에 산화막이 형성되는 것을 억제하여 전기적 특성을 향상시킨 유전체막 제조방법에 관한 것이다

Description

반도체소자의 캐패시터 제조방법
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터 유전체막으로 Ta2O5막 및 질화막의 2층 구조로 형성하여 Ta2O5막과 티타늄 질화막(TiN) 계면에 산화막이 형성되는 것을 억제하여 전기적 특성을 향상시킨 유전체막 제조방법에 관한 것이다.
256 Mega DRAM급 이상의 고집적 메모리소자에 사용되는 축전지에 있어서, 질화막/산화 질화막의 적층 유전체막으로는 충분한 정전용량과 낮은 누설전류, 고유전 파괴 전압 등의 전기적 특성을 동시에 확보하기 어렵다.
이와 같은 이유로 질화막/산화 질화막 적층 유전체막 대신에 Ta2O5, BaxSryTiO3(BST), SrXTiyO3(STO) 등의 고유전 물질의 개발이 진행되고 있다.
이중 Ta2O5의 연구는 상당히 진전되었다.
Ta2O5를 축전지의 유전체막으로 사용하는 경우에 일반적으로 알려진 공정 과정은 다음과 같다.
포스포러스(phosphorous) 도프된 폴리실리콘으로 이루어진 저장전극의 표면을 질화화하거나 질화막을 얇게 증착한 후, Ta2O5막을 350∼450℃ 사이의 온도에서 Ta[OC2H5]5와 O2를 저압화학기상 방법으로 증착한다.
계속하여 Ta2O5막 내의 산소 공핍 결함을 제거하기 위해 저온 예를 들어 500℃ 이하의 온도에서 O2, N2O기체를 사용하여 플라즈마 처리하거나 UV-O3처리한 후 고온 예를 들어 800℃에서 열처리하여 Ta2O5막을 결정화 한다.
이와 같이 형성된 Ta2O5막 위에 금속 전극인 티타늄 질화막 또는 텅스텐 질화막을 증착한 후 상부전극으로 도프된 폴리실리콘층을 증착하고, 패터닝하여 Ta2O5막을 사용한 캐패시터를 완성한다.
그러나, 상기와 같은 방법으로 형성된 Ta2O5막을 유전체막으로 사용하는 캐패시터는 메모리 소자 제조과정중 고온의 열처리 과정 예를 들어 층간절연막인 BPSG(borophospho silicate glass)막 플로우 공정(800℃이상)을 거치게 되면 그 전기적 특성이 급격히 열화된다.
특히 메모리 소자의 리프레쉬(refresh) 특성에 크게 영향을 미치는 낮은 전압에서는 누설 전류가 크게 증가하여 Ta2O5막을 캐패시터 유전체로 사용하는데 문제점으로 지적되고 있다.
본 발명은 상기와 같이 Ta2O5막을 캐패시터 유전체로 이용하는 경우 고온 공정에서 전기적 특성이 저하되는 것을 개선하기 위하여 Ta2O5막 상부에 얇은 질화막을 증착한 2층 구조로 제조하는 방법을 제공하는데 그 목적이 있다.
제1도는 본 발명에 의한 캐패시터 유전체막을 제조한 것을 도시한 단면도이다.
제2도는 도프된 폴리실리콘층으로 이루어진 하부 전극을 질화화하지 않은 것과 질화화한 것에 따른 Ta2O5막의 산화막 환산두께를 측정하여 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부 전극 2 : Ta2O5막
3 : 질화막 4 : 티타늄 질화막
5 : 상부 전극
상기한 목적을 당성하기 위한 본 발명은 반도체소자의 캐패시터 제조방법에 있어서, 반도체소자의 캐패시터 제조방법에 있어서, 폴리실리콘층으로 된 하부 전극의 표면에 자연 산화막을 제거하는 단계와, 상기 하부전극 상부에 저압화학기상법으로 Ta2O5막을 300∼430℃에서 증착하는 단계와, 상기 Ta2O5막의 표면을 N2O 플라즈마를 사용하여 350∼450℃의 온도에서 제1열처리하는 단계와, 상기 Ta2O5막을 780∼830℃에서 열처리하거나 850∼950℃에서 급속열처리하여 다결정화시키는 제2열처리 단계와, 상기 다결정화된 Ta2O5막 상부에 소정 두께의 질화막을 증착하는 단계와, 상기 질화막 상부에 티타늄 질화막 또는 텅스텐 질화막으로 상부전극을 형성하는 단계와, 상기 상부전극 상부에 도프된 폴리실리콘층을 증착하는 단계를 포함한다.
본 발명은 Ta2O5막 상부에 얇은 질화막을 증착하여 2층 구조의 유전체막을 형성하는 이유는 다음과 같다.
유전체막을 형성하고, 폴리실리콘층을 증착한 다음, 후속 공정으로 BPSG막을 이용하여 평탄화공정 예를 들어 800℃이상에서 15분 이상 실시하는 경우 Ta2O5막 내의 산소가 상부 폴리실리콘층의 티타늄 질화막과 결합하여 Ta2O5막과 티타늄 질화막의 계면에서 TiOxNy의 금속도 절연체도 아닌 물질이 형성된다.
이렇게 형성된 TiOxNy막은Ta2O5막의 캐패시터의 산화막 환산두께인 Tox를 증가시켜 정전 용량의 감소를 가져올 뿐아니라 Ta2O5막과 금속전극(티타늄 질화막 또는 텅스텐 질화막) 사이의 일함수 차이에 의한 전기적인 접합 베리어 차이를 낮추어 캐패시터 양단간의 누설 전류를 크게 증가 시킨다.
한편, Ta2O5막/질화막 적층 구조의 막을 이용하여 캐패시터 유전체막을 제조하는 경우 후속의 BPSG 막 플로우 열처리 공정시 Ta2O5막 내의 산소와 상부 전극의 반응을 방지할 수가 있으며, 질화막과 금속 전극(티타늄 질화막 또는 텅스텐 질화막)사이의 일 함수 차이가 오히려 Ta2O5막과 금속 전극 사이의 일함수 차이 보다 커져서 누설전류의 특성이 훨씬 향상된다.
또한, 질화막을 증착함으로써 Tox가 증가되나 Tox의 증가치는 TiOxNy막 생성에 의한 증가치와 같은 정도이며 전기적 특성의 우월성을 바탕으로 하여 Ta2O5막의 두께를 하향 조정하여 Tox를 낮추는 것이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제1도는 본 발명의 실시예에 의해 캐패시터의 유전체막을 제조한 것을 도시한 단면도이다.
상기 캐패시터 제조공정은 제5공정으로 나누어진다.
제1공정으로, 포스포러스(phosphorous)가 도프된 폴리실리콘층으로 이루어진 저장전극(1) 표면을 산화막 식각용액으로 처리하여 자연산화막을 제거한 다음, Ta2O5막(2)을 300~430℃의 온도에서 저압화학기상법을 이용하여 증착한다.
상기 Ta2O5막(2) 증착시 챔버 또는 퍼니스의 로딩 온도를 350℃이하로 하고, 질소를 충분히 불어 넣어 웨이퍼가 로딩되는 주변의 분위기에서 산소의 농도가 20 PPM이하가 되게 한다.
이와 같이 저온 질소분위기에서 웨이퍼를 로딩하면 상기 저장전극(1)상에 생성되는 자연산화막의 생성은 방지할 수 있다.
참고로, 본 발명에서는 저장전극(1)의 표면을 질화처리하거나 질화막은 증착하지 않는다.
제2공정으로, 상기 Ta2O5막(2)을 350∼450℃에서 N2O기체를 여기시켜 플라즈마화시켜 수 Torr의 저압하에서 Ta2O5막(2)을 처리한다.
이 경우 Ta2O5막(2)내의 산소 공핍 결함이 제거된다.
제3공정으로, 상기 Ta2O5막(2)을 780∼830℃의 온도에서 10분정도 열처리하여 비정질 상태의 Ta2O5막(2)을 다결정화시킨다.
상기 제2공정과 제3공정에서 저장전극(1)과 Ta2O5막(2)의 계면에 산화막이 생성될 가능성이 있으나, 저온 플라즈마처리를 저압에서 실시하고 고온의 Ta2O5막 결정화 온도를 780∼830℃로 하면 계면에 생성되는 산화막을 최소화 할 수 있다.
제2도는 Ta2O5막(2)을 증착하기전 950℃에서 90초간 암모니아 분위기에서 저장전극(1) 표면을 질화화한 것과, 질화화하지 않은 것에서 Ta2O5막의 캐패시터 산화막 환산 두께(Tox)를 나타낸 것이다.
질화화하지 않은 것이 산화막 두께가 작음을 알 수 있다.
이것으로 보아서 도프된 폴리실리콘으로 이루어진 저장전극(1)이 질화화된 것이 질화화되지 않은 것에 비하여 저장전극(1)과 Ta2O5막(2) 계면에 생성되는 산화막 증가에 크게 영향을 준다.
상기 Ta2O5막(2)를 결정화하기 위하여 780℃∼830℃의 온도에서 열처리하는 대신 급속 열처리 방법을 이용하여 850∼950℃ 사이의 온도에서 수십초 열처리 할 수 있다.
제4공정으로, Ta2O5막(2)이 증착된 전체 표면 상부에 저압 화학기상법으로 질화막(3)을 5∼10Å두께로 증착한다.
이때, 질화막(3)의 증착온도는 500∼650℃의 온도에서 0.1∼2Å/분의 증착속도로 증착한다.
제5공정으로, 티타늄 질화막(4) 또는 텅스텐 질화막(WN)막을 500∼1000Å이하로 증착한다.
제6공정으로, 포스포러스가 도프된 폴리실리콘층으로 이루어진 상부전극(5)을 증착한다.
상기한 바와 같이 Ta2O5막/질화막 적층 구조의 막을 이용하여 캐패시터 유전체막을 제조하는 경우 후 속의 BPSG 막 플로우 열처리 공정시 Ta2O5막 낸의 산소와 상부 전극의 반응을 방지할 수가 있으며, 질화막과 금속 전극(티타늄 질화막 또는 텅스텐 질화막)사이의 일 함수 차이가 오히려 Ta2O5막과 금속 전극 사이의 일함수 차이 보다 커져서 누설전류의 특성이 훨씬 향상된다.

Claims (3)

  1. 반도체소자의 캐패시터 제조방법에 있어서, 폴리실리콘층으로 된 하부 전극의 표면에 자연 산화막을 제거하는 단계와, 상기 하부전극 상부에 저압화학기상법으로 Ta2O5막을 300∼430℃에서 증착하는 단계와, 상기 Ta2O5막의 표면을 N2O 플라즈마를 사용하여 350∼450℃의 온도에서 제1열처리하는 단계와, 상기 Ta2O5막을 780∼830℃에서 열처리하거나 850∼950℃에서 급속열처리하여 다결정화시키는 제2열처리 단계와, 상기 다결정화된 Ta2O5막 상부에 소정 두께의 질화막을 증착하는 단계와, 상기 질화막 상부에 티타늄 질화막 또는 텅스텐 질화막으로 상부전극을 형성하는 단계와, 상기 상부전극 상부에 도프된 폴리실리콘층을 증착하는 단계를 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 질화막은 500∼650℃에서 0.1∼2Å/분의 성장속도로 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제1항 또는 제4항에 있어서, 상기 질화막의 두께는 5∼10Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 캐패스터 제조방법.
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