KR19990001005A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 고유전율을 갖는 Ta2O5막을 유전체막으로 사용하는 캐패시터에서 PECVD방법으로 증착된 Ta2O5막의 불량한 단차피복성을 개선하기 위해서, 단차피복성이 우수한 LPCVD방법으로 Ta2O5막을 증착하는데, 상기 LPCVD방법으로 증착한 Ta2O5막 증착하기 전에 하부의 전하저장전극의 표면을 특수처리함으로써 캐패시터의 전기적 특성을 개선하여 누설전류가 발생하는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로써, 특히 캐패시터의 유전체로 단차피복성이 우수한 LPCVD Ta2O5막막을 사용할 경우, 상기 LPCVD Ta2O5막을 형성하기 전에 전하저장전극 표면에 특수처리함으로써 캐패시터의 전기적 특성을 개선시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막의 두께를 얇게하거나 또는 전하저장전극의 표면적을 증가시키는 등의 방법이 있다.
도시되어 있지는 않지만, 종래기술에 따른 반도체소자의 캐패시터 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리 산화막과 게이트산화막을 형성하고, 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 상기 구조의 전표면에 층간절연막을 형성한다.
그 다음 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되어 있는 부분 상측의 층간절연막을 제거하여 전하저장전극 콘택홀을 형성하고, 상기 콘택홀을 통하여 소오스/드레인전극과 접촉되는 전하저장전극을 다결정실리콘층 패턴으로 형성한 후, 상기 전하저장전극의 표면에 산화막이나 질화막 또는 산화막-질화막-산화막의 적층구조로된 유전체막을 도포하며, 상기 유전체막상에 전하저장전극을 감싸는 플레이트전극을 형성하여 캐패시터를 완성한다.
상기와 같은 종래기술에 따른 반도체소자의 캐패시터에서 유전체막은 고유전율, 저누설전류밀도, 높은 절연파괴전압 및 상하측 전극과의 안정적인 계면특성 등이 요구되는데, 상기 산화막은 유전상수가 약 3.8 정도이고 질화막은 약 7.2 정도로 비교적 작고, 전극으로 사용되는 다결정실리콘층은 비저항이 800~1000μΩcm 정도로 비교적 높아 정전용량이 제한된다.
상기와 같은 문제점을 해결하기 위하여 산화막-질화막-산화막의 적층구조로된 유전체막 대신에 Ta2O5막과 같은 고유전체막을 사용한다.
상기 Ta2O5막은 256M DPAM 이상의 고집적 메모리 소자의 캐패시터의 유전체막으로 사용이 널리 고려되고 있다.
그러나 상기 Ta2O5막을 유전체막으로 사용하는 캐패시터는 상기 Ta2O5막의 증착방법에 따라 캐패시터의 전기적 특성이 크게 변화된다.
즉, 플라즈마 화학기상증착(plasma enhanced cheemical vapor deposition, 이하 PECVD라 함)방법으로 상기 Ta2O5막을 증착하여 평판 캐패시터를 형성하는 경우, 저압화학기상증착(low pressure chemical vapor deposition, 이하 LPCVD라함)방법으로 Ta2O5막을 증착할 때보다 전기적 특성이 우수하다.
그러나, 실제로 사용되는 캐패시터는 실린더형 및 핀구조등 다양한 구조의 소자이고, 또한, 이러한 소자들은 단차가 크기 때문에 상기 Ta2O5막은 단차피복성(stepcoverage)이 우수해야 한다.
그런데, 상기 PECVD방법으로 증착된 Ta2O5막은 LPCVD방법으로 증착된 Ta2O5막에 비하여 단차피복성가 매우 불량하여, 실제의 소자에 적용할 경우 높은 누설전류를 유발시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 캐패시터 형성시 단차피복성가 우수한 LPCVD방법으로 증착된 Ta2O5막을 사용하고, 상기 LPCVD방법으로 증착된 Ta2O5막을 증착하기 전에 전하저장전극 표면에 특수처리함으로써 캐패시터의 전기적 특성을 개선하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체소자의 캐패시터 형성방법에 대한 누설전류 특성을 나타낸 그래프도.
*도면의 주요부분에 대한 부호의 설명*
11:반도체기판13:도프드 다결정실리콘
15:플라즈마 처리된 질화막17:LPCVD Ta2O5막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 도프드 다결정실리콘으로 전하저장전극을 형성하는 공정과, 상기 전하저장전극 전체표면을 질화화하는 공정과, 상기 질화된 전하저장전극의 표면을 플라즈마처리하여 산화시키는 공정과, 상기 전하전극전극 표면에 Ta2O5막을 LPCVD방법으로 증착하는 공정과, 상기 Ta2O5막을 플라즈마처리하는 공정과, 상기 Ta2O5막을 열처리하는 공정과, 전체표면 상부에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 캐패시터의 유전체막 형성시 PECVD방법으로 증착한 Ta2O5막은 단차피복성이 불량하기 때문에 단차피복성이 우수한 LPCVD방법으로 증착된 Ta2O5막을 사용하는데, 상기 LPCVD방법으로 증착된 Ta2O5막이 우수한 전기적 특성을 갖게 하기 위하여 상기 LPCVD방법으로 증착된 Ta2O5막을 증착하기 전에 하부층을 질화화한 후 플라즈마 처리하여 산화시키고, 상기 LPCVD방법으로 증착된 Ta2O5막을 증착해서 플라즈마처리 또는 UV-O3가스 처리하고, Ta2O5막을 다결정화시키기 위하여 열처리를 실시함으로써 캐패시터의 전기적 특성을 개선하는 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리 절연막(도시안됨), 게이트산화막(도시안됨), 게이트전극(도시안됨) 및 비트라인(도시안됨) 등의 하부구조물을 형성한다.
다음, 전체표면에 평탄화막(도시안됨)을 형성한다.
그 다음, 도핑되지 않은 산화막으로 층간절연막(도시안됨)을 형성하다.
그리고, 상기 층간절연막은 콘택마스크를 이용하여 콘택부분으로 예정되는 부분에 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 구조의 전표면에 다결정실리콘막(도시안됨)을 화학기상증착방법(Chemical Vapor Deposition, 이하 CVD라 함)으로 형성한 다음, 상기 콘택홀(도시안됨) 내부에만 상기 다결정실리콘막이 남도록 식각하여 상기 콘택홀(도시안됨)을 메우는 콘택플러그(도시안됨)를 형성한다.
그리고, 상기 콘택플러그(도시안됨)과 접촉되는 전하저장전극(13)을 형성한다. 여기서, 상기 전하저장전극(13)은 불순물이 도핑된 다결정실리콘으로 형성하며, 전하저장전극의 구조는 실린더형, 핀형 및 다른 구조를 가지는 경우가 있다. 그리고, 상기 전하저장전극(13)의 구조에 반구형 다결정실리콘(hemispherical grained silicate glass, HSG)을 사용하는 경우도 있다.
그 다음, 전하저장전극(13) 표면에 발생한 자연산화막을 제거한다. 이대, 상기 자연산화막은 산화막 식각용액인 HF+H2O 또는 HF+NH4F+H2O 등을 사용하여 제거한다.
그 후, 상기 전하저장전극(13)인 도프드 다결정실리콘의 전체표면을 질화화시킨다. 여기서, 상기 전하저장전극(13)의 질화화는 NH3가스를 이용하여 알. 티. 엔.(rapid thermal nitration, 이하 RTN라 함)법으로 800~900℃ 정도의 온도에서 40~100초 정도 실시한다.
그리고, 상기 질화화된 전하저장전극의 표면은 N2O 및 O2등 산소가 함유된 가스를 이용하여 플라즈마 상태에서 처리하여 산질화막(SiOxNy)이 얇게 형성된게 한다. 이때, 상기 플라즈마를 발생시키는 파워(power)는 100~200W 정도로 한다.
그리고 상기 질화된 전하저장전극은 150~450℃ 정도의 기판온도, 1mTorr~9Torr 정도의 압력의 조건을 갖는다.
한편, 상기 플라즈마 여기가스에 의해 질화된 전하저장전극(15)의 표면을 산화시키는 대신 O2또는 H2O 증기를 이용한 건식 또는 습식 산화에 의하여 상기 질화된 전하저장전극(15)의 표면을 산화시킬 수 있다. 그러나, 상기와 같은 산화방법은 700℃ 이상의 고온에서의 공정을 요구하기 때문에 질화막 자체의 산화저항성이 파괴되어 상기 질화막 하부의 도프드 다결정실리콘(13)까지 산화되어 캐패시터의 유효 산화막 두께가 증가되는 문제점이 있다.
또한, 상기 질화화된 전하저장전극(15)을 산화시키는 공정은 상기 질화된 전하저장전극(15)의 표면에 증착하고자 하는 Ta2O5막의 일부를 PECVD방법으로 증착한 다음, 다시 LPCVD방법으로 Ta2O5막의 나머지 부분을 증착하여 산화시키는 방법으로 대신할 수 있다.
이때, 상기 PECVD방법으로 Ta2O5막은 N2O 또는 O2가스와 Ta(OC2H5)5을 원료로 사용하여 350~450℃ 정도의 온도에서 80~200W의 알.에프.(R.F) 전력을 조건으로 5~50Å 정도의 Ta2O5막을 증착한다.
참고로, 상기 RTN 공정을 실시하는 조건에서 온도가 900℃ 이상으로 고온이거나, 처리시간이 길어지면 상기 전하저장전극의 표면위에 질화된 부분이 두꺼워져서 후속 산화공정시 상기 질화된 부분이 충분히 산화되지 않는 경우가 발생하게 된다.
아래의 표 1은 RTN 온도에 다른 반도체기판 상의 질화막 두께를 나타낸다.
[표 1]
상기와 같이 질화된 전하저장전극 표면을 산질화막으로 변경하여도 Ta2O5막을 사용한 캐패시터의 유효산화막 두께에 미치는 영향은 3Å 이하이지만, 누설전류 특성은 개선가능하다.
그 다음, 상기 산화된 전하저장전극의 상부에 LPCVD방법으로 Ta2O5막(17)을 일정두께 증착한다. 이때, 상기 Ta2O5막(17)은 N2O 또는 O2가스와 Ta(OC2H5)5을 원료로 사용하여 1mTorr~9Torr 정도의 압력 및 350~450℃ 정도 온도에서 증착한다.(도 1)
그 후, 상기 Ta2O5막 내이 산소결핍 및 탄소를 제거하기 위하여, 상기 Ta2O5막을 N2O 또는 O2가스에 의한 플라즈마 가스로 150~450℃ 정도의 온도에서 처리한다. 여기서, 상기 N2O 또는 O2가스에 의한 플라즈마처리 대신 자외선에 의해서 활성화된 UV-O3가스로 처리하기도 한다.
그리고, 상기 Ta2O5막을 다결정화시키기 위하여 700~820℃ 정도 온도의 N2O 또는 O2분위기에서 열처리 한다.
그리고, 후속공정으로 전체표면에 TiN을 증착한 후, 도프드 다결정실리콘을 증착하여 플레이트 전극을 형성한다.
그 다음, 상기 플레이트 전극을 패터닝하여 캐패시터 형성공정을 완료한다.
참고로, 도 2는 실린더 구조의 전하저장전극 상에서 유효산화막 두께가 30Å인 Ta2O5캐패시터에 있어서, Ta2O5증착을 PECVD방법으로만 한 경우, PECVD 공정 후 LPCVD로 차례로 증착한 경우, LPCVD 후 PECVD방법으로 차례로 증착하여 Ta2O5막을 형성한 각각 경우에 대한 누설전류 특성이다.
앞에서 언급했듯이 PECVD방법으로만 Ta2O5을 증착한 경우의 누설전류값이 가장 높고, PE/LPCVD방법을 차례로 사용하여 Ta2O5박막을 형성한 경우의 누설전류값이 가장 낮다. 여기서, 상기 PECVD방법으로만 Ta2O5을 증착한 경우에는 상기 PECVD Ta2O5의 단차피복성이 불량하기 때문에 누설전류 값이 가장 높다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 고유전율을 갖는 Ta2O5막을 유전체막으로 사용하는 캐패시터에서 PECVD방법으로 증착된 Ta2O5막의 불량한 단차피복성을 개선하기 위해서, 단차피복성이 우수한 LPCVD방법으로 Ta2O5막을 증착하는데, 상기 LPCVD방법으로 증착한 Ta2O5막 증착하기 전에 하부의 전하저장전극의 표면을 특수처리함으로써 캐패시터의 전기적 특성을 개선하여 누설전류가 발생하는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (12)

  1. 반도체기판 상부에 도프드 다결정실리콘으로 전하저장전극을 형성하는 공정과,
    상기 전하저장전극 전체표면을 질화화하는 공정과,
    상기 질화된 전하저장전극의 표면을 플라즈마처리하여 산화시키는 공정과,
    상기 전하저장전극 표면에 Ta2O5막을 LPCVD방법으로 증착하는 공정과,
    상기 Ta2O5막을 플라즈마처리는 공정과,
    상기 Ta2O5막을 열처리하는 공정과,
    전체표면 상부에 플레이트 전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 청구항 1에 있어서,
    상기 전하저장전극을 질화화공정은 RTN방법으로 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 RTN 방법은 800~900℃ 정도의 온도에서 40~100초 동안 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 청구항 1에 있어서,
    상기 질화된 전하저장전극의 표면은 O2또는 N2O 가스의 여기된 플라즈마 가스를 이용하여 산화시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 청구항 1 또는 청구항 4에 있어서,
    상기 질화된 전하저장전극 표면의 산화공정은 150~450℃ 정도의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 청구항 1 또는 청구항 4에 있어서,
    상기 질화된 전하저장전극 표면의 산화공정은 O2또는 H2O 증기를 이용하여 건식 또는 습식 산화방식으로 실시하는 반도체소자의 캐패시터 형성방법.
  7. 청구항 1에 있어서,
    상기 질화된 전하저장전극 표면의 산화공정은 PECVD방법으로 Ta2O5막의 일부를 증착한 다음, LPCVD방법으로 Ta2O5막의 나머지 부분을 증착하는 공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 청구항 7에 있어서,
    상기 PECVD방법으로 증착된 Ta2O5막은 5~50Å 정도 두께로 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 PECVD방법은 N2O 또는 O2가스와 Ta(OC2H5)5을 원료로 사용하여 1mTorr~9Torr 정도의 압력 및 350~450℃ 정도 온도에서 증착하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 청구항 1에 있어서,
    상기 Ta2O5막의 플라즈마처리 공정은 N2O 또는 O2가스로 150~450℃ 정도의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 청구항 1 또는 청구항 10에 있어서,
    상기 Ta2O5막의 플라즈마처리 공정은 자외선에 의해서 활성화된 UV-O3가스를 이용하여 처리하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 청구항 1 또는 10에 있어서,
    상기 Ta2O5막의 열처리 공정은 700~820℃ 정도 온도의 O2또는 N2O 분위기에서 실시하여 상기 Ta2O5막을 다결정화시키는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR1019970024184A 1997-06-11 1997-06-11 반도체 소자의 캐패시터 형성 방법 KR100268782B1 (ko)

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DE19825736A DE19825736C2 (de) 1997-06-11 1998-06-09 Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung
GB9812283A GB2326279B (en) 1997-06-11 1998-06-09 Method of forming a capacitor of a semiconductor device
TW087109222A TW396501B (en) 1997-06-11 1998-06-10 Method of forming a capacitor of a semiconductor device
JP17656798A JP3451943B2 (ja) 1997-06-11 1998-06-10 半導体素子のキャパシタ形成方法
US09/095,696 US5985730A (en) 1997-06-11 1998-06-11 Method of forming a capacitor of a semiconductor device
CN98102096A CN1129171C (zh) 1997-06-11 1998-06-11 半导体器件的电容器的形成方法

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Publications (2)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100504434B1 (ko) * 1999-07-02 2005-07-29 주식회사 하이닉스반도체 반도체장치의 커패시터 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH0766369A (ja) * 1993-08-26 1995-03-10 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
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KR100504434B1 (ko) * 1999-07-02 2005-07-29 주식회사 하이닉스반도체 반도체장치의 커패시터 제조방법

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