KR100395903B1 - 반도체장치의커패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 반도체장치의 커패시터 제조방법에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 TaN막을 형성하고 NH3분위기에서 급속열공정(rapid thermal process)을 실시하여 TaN막으로 이루어진 제 1상부전극을 형성하는 단계와, 제 1상부전극 상부면에 불순물이 도핑된 다결정실리콘층으로 이루어진 제 2상부전극을 형성하는 단계를 포함한다. 따라서, 본 발명은 탄탈륨질화막(TaN)과 도전층으로서 다결정실리콘이 적층된 상부전극을 형성함으로써 Ta2O5막과 상부전극간의 계면 안정성이 우수하여 상대적으로 높은 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 커패시터의 유전막을 Ta2O5로 형성할 경우 이막에 대한 상부 전극과의 계면 안정성을 도모할 수 있는 고신뢰성 반도체장치의 커패시터 제조방법에 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5또는 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다. 더욱이 최근에는 향후 256MD 이상의 디바이스에 적용할 수 있도록 정전용량 확보에 어려움이 있는 NO, ONO의 저유전막보다는 높은 커패시턴스(유전상수=20∼25)를 확보할 수있는 Ta2O5막의 고유전막을 더 많이 사용하고 있다.
대개 Ta2O5의 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition)에 의해 저온에서 비정질상태로 증착이 이루어지기 때문에, 기존의 후속 열처리방법인 BPSG(Boro phospho Silicate Glass) 플로우(850℃에서 1분간 실시)와 장벽금속 어닐링(barrier mental annealing)(600℃, 10분간 실시) 공정을 통해 Ta2O5내의 산소와 Ta의 상하부로의 확산이 일어남으로써 계면에서 새로운 상이 형성되어 커패시턴스의 감소가 발생하고, 결국 Ta2O5박막 내에는 공공(Void)이 발생하게 되어 이를 통한 누설전류의 전도가 급격하게 이루어지게 된다.
더욱이 상부전극이 TiN로 이루어져 있을 경우 도 1에 도시된 Gibbs 자유에너지 반응("열화학적 데이터물질")에 따라687K(414℃)에서 5TiN+2Ta2O5→ 5TiO2+4TaN+N2로 반응하여 TiO2의 발생을 야기시켜 Ta2O5의 열화가 일어날 수 있다. 즉, 유전체막과 상부전극 계면에 형성되는 TiO2라는 유전물질은 Ta2O5와 직렬 커패시터를 형성함으로써 전체 커패시턴스를 감소시키며 또한 TiO2가 자체적으로 갖고 있는 높은 누설특성에 의해 전체 유전체의 누설 전류의 증가를 초래하여 커패시턴스의 낮추며 커패시터의 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 커패시터 제조 공정시 유전물질을 Ta2O5로 사용할경우 그 유전체막 위에 급속열질화처리된 탄탈륨질화막을 얇게 형성함으로써 이 막에 의해 Ta2O5막과 상부전극의 계면에서 유전체의 열역학상 확산이 방지되어 높은 커패시턴스와 커패시터의 신뢰성을 향상시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
도 1은 Ta2O5의 화학반응을 Gibbs 자유에너지 반응과 온도와의 관계에 따라 나타낸 도면,
도 2 내지 도 6은 본 발명에 따른 반도체장치의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘기판 20: 층간 절연막
22: 절연막 스페이서 30: 하부 전극
32: 실리콘질화막 34: 탄탈륨산화막
36: 제 1상부전극 38: 제 2상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5만으로 이루어진 커패시터의 제조 공정에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 NH3분위기에서 급속열공정을 실시하여 TaN막으로 이루어진 제 1상부전극을 형성하는 단계와, 제 1상부전극 상부면에 도전층으로 이루어진 제 2상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 유전체 TiO2막과 제 2상부전극 사이에 급속질화열처리된 얇은 TaN로 이루어진 제 1상부전극을 내재하여 열역학적으로 유전체막과 상부전극간의 확산을 억제하여 표면이 안정된 상태를 갖도록 함으로써 커패시터의 신뢰성을 증가시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2 내지 도 6은 본 발명에 따른 반도체장치의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 커패시터 제조방법은 다음과 같다.
우선, 도 2에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro PhosphoSilicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(20)을 형성한다.
기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 콘택홀 내측벽에 절연물질로된 사이드웰 스페이서(22)를 형성한다.
그 다음 사이드웰 스페이서(22)가 형성된 콘택홀 내에 실린더 구조의 하부전극의 제조공정을 실시하는데, 평면적을 늘리기 위하여 상부면이 HSG(Hemi Sperical Grain) 형태를 갖는 하부전극을 형성한다. 이에 비정질의 도핑 실리콘으로 상기 콘택홀을 갖는 층간절연막(20) 전면에 매립하도록 증착하고 식각 공정을 이용하여 실리콘층을 실린더 구조 형태로 패터닝한 후에 결정화 온도 이하 상태에서 전극의 상부면에 비정질 상태의 시트(seed)를 반구형 요철형태로 성장시켜서 HSG 구조의 하부전극(30)을 형성한다. 그리고 나서, 상기 하부전극(30)에 충분한 P(phosphorus)를 공급하기 위하여 PH3처리를 실시해준다.
이어서 도 3에 나타난 바와 같이, Ta2O5막 증착과 후속 열처리 시 하부전극의 산화를 방지하기 위해 반응챔버를 상압, NH3분위기 조건에서 800℃, 60초동안 급속열처리공정을 실시하여 하부전극(30) 상부면에 얇은 실리콘질화막(Si3N4)(32)를 증착한다.
그 다음 도 4에 나타난 바와 같이 고유전물질인 TaCl5내지 Ta(OC2H5)5와 O2가스를 이용한 저압 화학기상증착법(lowpressure chemical vapor deposition)으로상기 실리콘질화막(32)위에 Ta2O5막(34)을 형성한다. 그 다음, Ta2O5막(34)의막질강화와 Ta2O5막(34)내 산소 공간, 카본 계열의 불순물 제거를 위하여 후처리를 실시한 다. 이때, 후처리 공정은 저온 O2내지 N2O 플라즈마 처리, 고온의 O2내지 N2O 열처리, UV(Ultra Violet)-O3중에서 어느 하나 내지 둘 이상을 선택하여 실시하도록 한다.
그 다음 도 5에 도시된 바와 같이, 후처리된 Ta 2 O 5 막(34)위에 NH 3 분위기에서 급속열공정을 실시하여 TaN막을 100~200Å 두께로 형성하여 제 1상부전극(36)을 형성한다. 이때, 제 1상부전극(36)의 형성을 위한 급속열공정은 650∼850℃의 온도조건, 30∼120초의 처리 시간으로 실시한다. 한편, 제 1상부전극(36)의 두께에 따라 아래 Ta2O5막(34)의 두께 변화가 가능하다.
계속해서 도 6에 도시된 바와 같이, 상기 제 1상부전극(36) 상부면에 도전층으로서 불순물이 도핑된 다결정실리콘을 증착하고 식각공정으로 이를 패터닝하여 제 2상부전극(38)을 형성한다. 이때, 제 2상부전극(38)의 두께는 1000∼1500Å으로한다.
그러므로, 위와 같은 제조 공정 순서에 따라 본 발명의 커패시터 제조방법은 하부전극위에 고유전물질인 Ta 2 O 5 막을 증착한후에 NH 3 분위기에서 표면을 질화처리하여 제 1상부전극으로서 탄탈륨질화막을 형성함 으로써 제 2상부전극과 유전체막(Ta2O5)사이에 내재된 탄탈륨질화막은 열역학적으로 900℃이상까지 반응없이 안정한 상태를 유지, 즉 고유전체 Ta2O5막으로의 확산형 게면(diffused interface)을 형성할 수 있다. 이에 따라 기존의 후속 열처리공정인 BPSG 플로우(850℃에서 1분간 실시)와 장벽 금속 어닐링(600℃, 10분간 실시) 공정을 상기 Ta2O5막의 열화없이 그대로 적용할 수 있다.
또한, 본 발명의 제 1상부전극인 탄탈륨질화막(36)은 급속열처리공정으로 질화처리하여 하부전극의 상면에 얇은 실리콘질화막(Si 3 N 4 )형성 시, 사용된 장비를 그대로 사용하여 형성할 수 있으며, 소스 가스나 액체소스를 사용하는 일반적인 화학기상증착법(Chemical Vapor Deposition)이 아닌 Ta2O5막 내에 확산해 들어간 NH3내의 N원자들에 의한 질화처리방법이기 때문에 본 발명에 의해 형성된 Ta 2 O 5 막 상부의 탄탈륨질화막(36)은 화학기상증착법에 의해 형성된 계면보다 우수한 접착성(adhesion)을 갖는다.
상기한 바와 같이 본 발명에 따르면, 유전체 TiO2막 위에 급속 열질화처리하여 탄탈륨질화막(TaN)을 형성하기 때문에 약900℃이상까지 유전체막과 상부전극간의 확산 반응없이 안정된 상태를 유지하도록 한다.
또한, 본 발명은 기존의 TiCl4와 NH3를 이용한 화학기상증착법으로 TiN의 상부전극을 형성하는 대신에 탄탈륨질화막과 다결정실리콘이 적층된 상부전극을 형성함으로써 종래 공정보다 본 발명에 의한 상부전극이 Ta2O5막과의 계면 안정성이 더우수하여 계면 반응이 최소화되어 상대적으로 높은 커패시턴스를 확보를 수 있는 효과가 있다.
Claims (4)
- 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서,반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계;상기 하부전극 상부면에 Ta2O5막을 형성하는 단계;상기 Ta2O5막 상부면에 NH3분위기에서 급속열공정을 실시하여 TaN막으로 이루어진 제1 상부전극을 형성하는 단계; 및상기 제 1상부전극 상부면에 도전층으로 이루어진 제 2상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 TaN막의 형성을 위한 급속열공정은 650∼850℃의 온도 조건, 30∼120초의 처리 시간으로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 TaN막의 두께는 100∼200Å으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 2상부전극은 불순물이 도핑된 다결정실리콘막으로 이루어지며 그 두께는 1000∼1500Å으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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| AMND | Amendment | ||
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| GRNT | Written decision to grant | ||
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Payment date: 20100726 Year of fee payment: 8 |
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