KR100361205B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부의 폴리실리콘 전극과 유전체막으로 사용되는 탄탈륨 산화막 사이에 (Ta, Al)N막을 형성하여 산소의 확산 방지막과 그 자체로 전극의 역할을 하도록 함으로써 하부의 폴리실리콘의 산화를 방지하고 캐패시턴스를 일정하게 유지할 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 하부의 폴리실리콘 전극과 탄탈륨 산화막 사이에 폴리실리콘막의 산화 방지막 역할과 자체로서 하부 전극의 역할을 하는 산화 저항성이 큰 (Ta, Al)N막을 형성함으로써 폴리실리콘막의 산화를 방지할 수 있고 캐패시턴스를 일정하게 유지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
현재 256M DRAM 이상의 고집적 소자의 제조 공정에서 캐패시터의 유전 물질로 적용하는 탄탈륨 산화막(Ta2O5)(ε≒25)은 기존의 SiON막(ε≒7)에 비해 유전율이 3∼4배 정도 높지만, 실제 캐패시터 제조에 적용할 때 많은 문제점을 노출하고 있다. 그 예로, 탄탈륨 산화막의 증착 및 후속 열처리 과정에서 하부 전극인 도프트 폴리실리콘과의 계면 반응을 통해 SiO2기생 캐패시터를 형성함으로써 전체 캐패시턴스 값을 크게 저하시키는 점이다.
CVD 방법으로 탄탈륨 산화막을 증착할 때 산소를 포함하고 있는 근원 물질인 Ta(O(C2H5)2)5와 반응 가스로 추가되는 산소가 하부 전극인 폴리실리콘을 산화시키게 된다. 또한, 탄탈륨 산화막을 증착한 후 저온 N2O 플라즈마 처리와 600∼800℃의 온도에서 1시간 동안 실시하는 N2O 열처리 공정을 실시할 때 활성화 산소가 하부 전극과의 반응을 보다 촉진시키게 된다. 이때, 도프트 폴리실리콘막과 탄탄륨 산화막사이에 형성된 저유전 박막인 Si02막(ε≒3.8)은 다음과 같이 전체 캐패시턴스 값을 낮추는 역할을 하게 된다.
1) 계면 생성물이 없을 경우 : Ctot=CTa2O5
2) 계면에 새로운 유전체가 형성되었을 경우는 [수학식 1]과 같다.
상기에서 계면에 유전체가 형성되었을 때, 전체 캐패시턴스의 감소량은 [수학식 2]에 의해 계면 유전체의 유전 상수와 계면 유전체의 두께에 의존하게 됨을 알 수 있다.
상기와 같은 전체 캐패시턴스 값의 감소를 최소화하기 위해 현재 하부 폴리실리콘 전극을 형성한 후 계면층으로 SiN막을 50Å 정도의 두께로 형성하여 산소가 하부 전극으로 확산되는 것을 방지하고 있다. 그러나, 50Å 정도의 얇은 SiN막은 산소에 대한 확산 방지막의 역할을 충분히 하지 못하기 때문에 SiN막 하부의 폴리실리콘막이 산화되어 SiO2막이 여전히 형성되는 실정이다. 또한, SiN막의 두께를 증가시켜 산소의 확산에 대한 저항력을 증가시킬 수 있지만, 이는 유전 상수 값이 7∼8인 SiN막의 두께가 증가함에 따라 Cinterfacial이 감소하게 되고, 전체 캐패시턴스도 급속히 감소하게 되므로 두께를 증가시키는데 한계가 있다. 따라서, 현재는 산소의 확산에 대한 저항력 유지 능력과 SiN막의 두께 증가에 따른 전체 캐패시턴스 감소 요소를 적절히 조절하여 공정이 이루어지고 있다.
또한, 하부 전극으로 산화에 대한 저항성이 큰 W, WN, WSix, TiN 등의 내화성 금속(refractory metal)을 사용하려는 시도가 이루어지고 있다. 하지만 이들 재료를 사용할 때 금속 산화물의 두께 조절이나 실린더 구조를 형성하기 위한 사진 및 식각 공정에서 어려움을 겪고 있는 상황이다.
한편, 0.22㎛ 이하의 선폭을 가지는 메모리 소자에서 셀내의 캐패시턴스를 일정하게 유지하기 위해 전극의 면적을 증가시키는 반구형 폴리실리콘 기술을 적용하고 있다. 그런데, 이 기술은 캐패시터간 스페이서 마진을 악화시켜 캐패시터간에 전기적 통전(shortage)의 위험성이 커지게 된다.
따라서, 본 발명은 하부 전극으로의 산소 확산을 방지하고 캐패시턴스를 일정하게 유지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 구조가 형성된 반도체 기판상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상부에 (Ta, Al)N막을 형성하여 하부 전극을 형성하는 단계와, 전체 구조 상부에 탄탈륨 산화막을 형성한 후 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 깁스 자유 에너지를 나타낸 그래프.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 제 1 도프트 폴리실리콘막
14 : 제 2 도프트 폴리실리콘막
15 : (Ta, Al)N막 16 : 탄탈륨 산화막
17 : TiN막 18 : 제 3 도프트 폴리실리콘막
본 발명에서는 도프트 폴리실리콘막과 (Ta, Al)N막의 이중 하부 전극 구조를 제안한다. (Ta, Al)N막은 도프트 폴리실리콘막과 탄탈륨 산화막의 계면에서 하부 도프트 폴리실리콘막으로의 산소 확산을 방지하는 역할과 함께, 그 자체로 전도체인 전극 역할을 한다.
벌크 상태일 때 비저항이 140μΩ-㎝ 정도의 전도체인 TaN막은 현재 TiN막과 같이 탄탈륨 산화막과 상부 전극인 도프트 폴리실리콘막 사이의 확산 방지막 재료로 연구되고 있다. 그 이유로는 CVD법으로 증착될 경우 TaN막은 결정 조직이 나노 결정성(nanocrystalline)으로 매우 치밀하고, 산소 용해도가 적어서 산소에 대한 저항력이 크기 때문이다. 그리고 도 1에서와 같이 탄탈륨 산화막과 1000℃ 이상의 온도에서도 열역학적으로 안정한 계면을 형성할 수 있기 때문에(도 1에서 깁스 자유 에너지(Gibbs free energy)가 양의 값을 가지면 열역학적으로 반응이 일어나기 힘듬) TiN보다 확산 방지막으로 보다 유리할 수 있다. [표 1]에는 TaN막과 TiN막의 특성을 비교하였다.
| TaN | TiN | |
| 벌크 상태의 비저항 | 140μΩ-㎝ | 20μΩ-㎝ |
| 녹는점 | 3400℃ | 3000℃ |
| 결정 구조 | NaCl | NaCl |
| 격자 상수 | 4.33Å | 4.24Å |
본 발명에서는 상기와 같은 특성을 갖는 TaN막에 Al을 고용시켜서 산화에 대한 저항력을 보다 증가시켰다. 박막내에 고용된 Al이 박막의 산화 저항력을 증가시키는 반응 기구는 TaN과 같은 결정 구조를 가지며, 유사한 격자 상수(lattice parameter)를 가지는 TiN의 경우에서 살펴 볼 수 있다.
Al이 고용된 (Ti, Al)N막은 Al이 약 15∼70w%까지는 TiN과 같은 NaCl 구조를 가지면서 Ti 자리에 Al이 치환된 TiN-AlN 고용체로 존재하는 것으로 알려져 있다. 이런 Al이 고용된 TiN막이 매우 우수한 내산화성을 나타내는 이유는 산화성 분위기에서 표면에 Al 원자가 확산되어 매우 치밀하고 얇은 알루미늄 산화막을 형성하기 때문인 것으로 보고되었다.(Handbook of Chemistry and Physics, 74th Edition. CRC Press, Inc., Boca Raton, 1993)
본 발명에서는 TaN막내의 Al 고용도를 최적화시켜 탄탈륨 산화막 형성시 제공되는 산소에 대한 저향력을 극대화시키며, TaN막이 가지고 있는 탄탈륨 산화막과의 계면 안정성을 유지하도록 하였다. 이와 같은 (Ta, Al)N막을 사용하면 계면 산화물에 의한 캐패시턴스 감소분이 사라짐으로써 종래에 비해 탄탈륨 산화막의 두께 상향 조절이 가능하져 탄탈륨 산화막의 파괴 전압(breakdown voltage)을 증가시킬 수 있다. 그리고, 고집적 소자에서 셀내 캐패시터간 스페이스 마진을 보다 안정적으로 확보할 수 있다. 또한, 0.22㎛ 이하의 선폭을 가지는 메모리 소자에서 셀내캐패시턴스를 일정량 유지하기 위해 전극의 면적을 넓히는 반구형 폴리실리콘 기술을 적용하고 있는데, 이 기술은 캐피시터간 스페이스 마진을 악화시켜 캐패시터간에 전기적 통전(shortage)의 위험성이 커지게 된다. 하지만, 본 발명의 방법은 전극과 유전체 계면에서 기존의 방법의 경우에 발생하는 기생 캐패시턴스가 억제되어 높은 캐패시턴스를 유지할 수 있으므로, 반구형 폴리실리콘 방법을 배제할 수 있어서 캐패시터간 안정적 스페이스 마진을 확보하여 전기적 통전의 위험성을 막을 수 있다. 그리고, 고집적 소자에서 셀내 캐패시터간 스페이스 마진을 보다 안정적으로 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 공정을 통해 하부 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한 후 층간 절연막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 제 1 도프트 폴리실리콘막(13)을 형성한 후 패터닝한다. 패터닝된 제 1 도프트 폴리실리콘막(13) 상부에 산화막을 형성한 후 전체 구조 상부에 제 2 도프트 폴리실리콘막(14)을 형성한다. 제 2 도프트 폴리실리콘막(14)을 전면 식각하여 산화막을 노출시킨 후 산화막을 제거하여 제 1 및 제 2 도프트 폴리실리콘막(13 및 14)으로 구성된 실린더형 전극을 형성한다.
제 1 도프트 폴리실리콘막(13)은 폴리실리콘막을 형성한 후 PH3가스를 이용한 인시투 도핑 방법으로 형성하며, 3.0E20atoms/cc의 농도로 인(P)을 도핑하여 형성한다. 또한, 제 2 도프트 폴리실리콘막(14)은 제 1 도프트 폴리실리콘막(13)과 동일한 방법으로 형성하고, 1.0E15∼3.0E20atoms/cc의 농도로 인(P)을 도핑하여 형성하며, 500∼1000Å 정도의 두께로 형성한다.
도 2(b)를 참조하면, 제 1 및 제 2 도프트 폴리실리콘막(13 및 14) 상부에 (Ta, Al)N막(15)을 형성함으로써 하부 전극을 형성한다. 그리고, 셀의 실린더형 하부 전극 사이를 격리시키기 위해 건식 식각을 실시한 후 전체 구조 상부에 유전체막으로 탄탈륨 산화막(16)을 형성한다.
(Ta, Al)N막(15)은 Ta 근원 물질로 TaCl5또는 유기 금속 물질을 이용하여 형성한다. Ta의 근원 물질로 TaCl5(s)를 이용하는 경우 반응 기체인 AlCl3(g) 및 NH3(g)와 반응시켜 PECVD 또는 LPCVD 방법으로 증착한다. Ta의 근원 물질로 유기 금속 물질을 사용하는 경우 Ta(N(CH3)2)5또는 Ta(N(C2H5)2)5등의 유기 금속 물질을 반응 기체인 AlCl3와 반응시켜 CVD 방법으로 증착한다. 이때, (Ta, Al)N막(14)은 100∼500Å의 두께로 형성하며, 증착 후 막의 조밀화를 위하여 N2와 H2분위기에서 플라즈마 처리를 실시한다. 이때, Al의 고용량은 AlCl3의 양으로 조절하며, 그 고용량은 15∼70w% 정도로 한다.
탄탈륨 산화막(16)은 Ta(OC2H5)5를 근원 물질로 하고, 산소를 반응 가스로 하는 MOCVD 방법으로 증착하며, 100∼120Å의 두께로 증착한다. 탄탈륨 산화막(16)은 막의 조밀화를 위해 50∼60Å 정도를 1차 증착한 후 N2O 분위기에서 플라즈마 처리를 실시하고 50∼60Å 정도를 2차 증착하여 형성한다. 그리고, 박막내 산소 공핍량을 보충하기 위해 N2O 분위기내에서 저온 플라즈마 처리와 800∼850℃의 온도에서 약 30분동안 N2O 반응로 열처리 공정을 실시한다.
도 2(c)는 전체 구조 상부에 확산 방지막인 TiN막(17)을 형성한 후 제 3 도프트 폴리실리콘막(18)을 형성하여 상부 전극을 형성한 상태의 단면도이다.
TiN막(17)은 CVD 방법으로 증착하는데, TiCl4와 NH3를 근원 가스로 하여 600∼800℃ 정도의 온도에서 200∼300Å 정도의 두께로 증착한다.
제 3 도프트 폴리실리콘막(18)은 1000Å 정도의 두께로 증착하며, 폴리실리콘막을 형성한 후 PH3가스를 이용한 인시투 도핑 방법으로 형성한다. 이때, 인(P)의 농도는 3.0E20atoms/cc로 유지한다.
상술한 바와 같이 본 발명에 의하면 하부의 폴리실리콘 전극과 탄탈륨 산화막 사이에 산화 저항성이 큰 (Ta, Al)N막을 형성함으로써 폴리실리콘막의 산화 방지막으로 작용하게 되고, 또한 그 자체로도 하부 전극의 역할을 하게 된다. 따라서, 탄탈륨 산화막과 열적으로 안정한 계면을 형성하는 TaN막에 고용된 Al은 탄탈륨 산화막 형성시 제공되는 산소에 대한 산화 저항력을 증대시킨다. 또한, (Ta, Al)N막은 탄탈륨 산화막과 안정한 계면을 형성하여 불균일한 계면 산화물에 의한 캐패시턴스 감소 및 누설 발생을 억제하여 탄탈륨 산화막 캐패시터의 특성을 향상시킨다. 이와 같은 계면 산화물에 의한 캐패시턴스 감소분이 사라짐으로써 종래에 비해 탄탈륨 산화막의 두께를 증가시킬 수 있어 탄탈륨 산화막의 파괴전압을 증가시킬 수 있다. 그리고, 높은 캐패시턴스 값의 유지가 가능하므로 기존에 하부 전극의 면적을 증가시켜 캐패시턴스 값을 증가시키는 방법을 채택하지 않음으로써 캐패시터간 스페이스 마진을 보다 안정적으로 확보할 수 있다.
Claims (15)
- 반도체 소자의 캐패시터 제조 방법에 있어서,소정의 구조가 형성된 반도체 기판 상부에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상부에 상기 폴리실리콘막의 산화를 방지하고 하부 전극으로 사용하기 위한 (Ta, Al)N막을 형성하는 단계;상기 (Ta, Al)N막을 조밀화를 위하여 N2와 H2분위기에서 플라즈마 처리를 실시하는 단계; 및전체 구조 상부에 상기 (Ta, Al)N막과 안정한 계면을 이루는 탄탈륨 산화막을 형성한 후 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 (Ta, Al)N막은 TaCl5를 AlCl3및 NH3와 반응시켜 PECVD 또는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서, 상기 (Ta, Al)N막은 유기 금속 물질을 AlCl3와 반응시켜 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서, 상기 유기 금속 물질은 Ta(N(CH3)2)5및 Ta(N(C2H5)2)5중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 (Ta, Al)N막은 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 삭제
- 제 2 항에 있어서, 상기 (Ta, Al)N막은 TaCl5및 AlCl3의 비율에 따라 Al의 고용량을 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서, 상기 (Ta, Al)N막은 AlCl3의 양에 따라 Al의 고용량을 조절하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 탄탈륨 산화막은 Ta(OC2H5)5를 근원 물질로 하고 산소를 반응 가스로 하여 MOCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 탄탈륨 산화막은 100 내지 120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 10 항에 있어서, 상기 탄탈륨 산화막은 소정 두께를 1차로 증착하고 N2O 분위기에서 플라즈마 처리를 실시한 후 나머지 두께를 2차로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 탄탈륨 산화막을 형성한 후 N2O 분위기내에서 저온 플라즈마 처리를 실시하고 N2O 반응로 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 상부 전극은 TiN막 및 폴리실리콘막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 13 항에 있어서, 상기 TiN막은 TiCl4와 NH3를 이용한 CVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 13 항에 있어서, 상기 TiN막은 200 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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