KR0144932B1 - 반도체 장치의 캐패시터 및 그 제조방법 - Google Patents

반도체 장치의 캐패시터 및 그 제조방법

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KR0144932B1
KR0144932B1 KR1019950001414A KR19950001414A KR0144932B1 KR 0144932 B1 KR0144932 B1 KR 0144932B1 KR 1019950001414 A KR1019950001414 A KR 1019950001414A KR 19950001414 A KR19950001414 A KR 19950001414A KR 0144932 B1 KR0144932 B1 KR 0144932B1
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Abstract

Ti, TiN 및 Ta막을 순차적으로 증착하여 3증막을 형성함으로서 하부전극과 절연막의 계면에서 발생할 수 있는 질소기체에 의한 리프팅(lifting)이나 금속산화물을 방지함으로서, 축전용량 저하를 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조 방법에 관해 개시한다. 본 발명의 캐패시터는 반도체 기판상에 형성된느 컨택홀과 상기 컨택홀의 측벽에 형성되는 스페이서(spacer)와 상기 컨택홀에 형성되는 도전층과 상기 도전층을 포함하는 반도체 기판 전면에 Ti, TiN 및 Ta막을 순차적으로 증착하여 형성되는 3중막과, 상기 3중막상에 형성되는 하부전극과, 상기 하부전극의 상부와 상기 3중막의 측벽과, 단차를 갖는 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 형성되는 스토리지노드 패턴과, 상기 스토리지노드 패턴상에 형성되는 고유전체막과 상기 고유전체막상에 형성되는 상부전극으로 구성된다. 본 발명에 의하면, 절연막과 하부전극사이에 Ti,TiN 및 Ta막의 3중막을 형성함으로서 종래의 산소와 TiN막과의 반응에서 발생하는 금속산화물 및 질소기체의 형성을 3중막의 Ta막을 이용하여 막을 수 있다. 따라서 금속산화물에 의한 캐패시턴스의 감소를 막을 수 잇고, 질소 기체에 의한 하부전극의 거칠어짐이나 리프팅(lifting)을 제거할 수 있는 잇점이 있다.

Description

반도체 장치의 캐패시터 및 그 제조방법
제1a도 내지 제1c도는 종래의 기술을 이용한 반도체 장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다.
제2a도 내지 제2d도는 본 발명을 이용한 반도체 장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호설명
1,30:반도체기판3,32:절연막
7,36:컨택홀(Contact hole)9,38:도전층
40,42,44:3중막15,46:하부전극
19,50:고유전체막21,52:상부전극
본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로 특히, 확산장벽층을 3중막으로 형성함으로서 캐패시터의 용량저하를 막을 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공한다. 반도체 장치의 캐패시터는 장치의 원활한 작동을 위해서 적당한 축전용량을 갖고 있어야 한다. 예를들어 DRAM의 경우 필요한 축정용량을 결정짓는 주요인은 리프레쉬(refresh)동작과 소프트 에라(soft error)현상이다. 이들 두 요인은 누설전류 및 배선재료등에서 방출되는 알파 입자와 관계되어 메모리 셀에 저장된 정보의 정확성을 유지 하는데 좋지 않은 영향을 준다. 고집적회로에서 케패시터가 차지하는 면적은 우리들이 생각할 수 있는 것보다 훨씬 더 작아지고 있다. 그러나 고집적회로의 메모리 셀이 필요로 하는 축전용량은 거의 줄어 들지 않고 있다. 256M DRAM의 경우 약 25펨토 패럿(fF) 정도가 있어야 상기 두 요인에 의한 오동작을 방지할 수 있다. 캐패시터의 축전용량은 다음식으로 주어진다.
고집적회로의 메모리 셀의 케패시터는 유효면적을 넓히기 위하여 전극구조를 스택(stack)형이나 트랜치(trench)형등 3차원 구조로 형성하게 된다. 그러나, 직접도가 16M 나 64M DRAM이상의 직접도에서는 유효면적확보 위해 원통형이나 핀(Fin)형등 보다 복잡한 형태의 적극구조를 형성하게 된다. 그러나 256M DRAM이상의 집적도에서는 25fF정도의 축전용량을 유지하기 위해서는 3차원 전극구조의 높이를 크게 해서 유효면적을 더 넓혀야 한다. 그러나 전극의 높이를 높게 할 경우, 캐패시터의 형성이나 상부 배선층을 형성하는 데 고도의 미세가공기술이 필요하고, 공정수가 증가되어 메모리 셀의 제작수율이 떨어지고, 공정비용의 증가가 불가피해진다. 따라서캐패시턴스를 크게하기 위해서는 상기 수식에서, 유전율(ε)를 크게 하거나 유전체의 두께를 작게 해야 한다. 그러나 두께는 삽입되는 유전체의 유전적 성질에 의존한다. 따라서 메모리 셀의 캐패시터의 축전용량 확대를 위한 해결책은 고유전율을 갖는 재료를 사용하는 것이다. IM DRAM까지는 캐패시터의 유전막으로 실리콘기판상에 형성된 산화막(SiO2)의 두께를 얇게해서 사용했다. 4M DRAM의 집적도에서는 신뢰성 문제로 인해 SiO2의 사용이 불 가능 해졌다. 따라서, 유전율이 SiO2보다 2배정도 큰 질화막(Si3N4)가 유전체 박막으로 사용 되었다. 64M나, 256M이상의 집적도에서는 케패시터의 제조공정이나 가공기술에 무리를 주지 않으면서 상기의 3차원 구조를 사용하기 위해서는 SiO2나 Si33N4보다 큰 유전율을 갖는 재료가 필요하다. 현재, 검토되고 있는 큰 유전율을 갖는 재료로서는Ta2O5, PZT, SrTiO3, 및 (Ba,Sr)TiO3[이하 BST라한다.]등이 대상이 되고 있는데 , 상기 TaO5는 비유전율이 20정도로서 256M 이상에서는 원통형이나 핀(Fin)형등 복잡란 3차원 구조의 전극을 사용해야 한다. 그리고 PZT의 경우는 강유전성을 갖기 때문에, 회로설계상의 고안 및 반전분극 피로 대책이 필요하다. BST는 고유전율을 갖고 있으므로 256M DRAM의 집적도에서도 단순한 스택(stack)형의 전극구조를 사용 하더라도 필요한 축전용량을 확보할 수 있다. 또한 통상의 디바이스(device) 동작온도영역에서는 강유전성을 고려할 필요가 없기 때문에 메모리 셀의 유전막으로 유명하다.
그런데, BST와 같은 유전막을 사용할 때 현재 사용하는 실리콘전극을 그대로 사용한다면 열처리 단계에서 BST와 실리콘전극의 계면에서 저유전층의 산화막(SiO2)이 발생하고 이것은 캐패시터의 전체의 축전용량을 감소시키는 결과를 가져온다. 따라서 BST의 전극으로서는 백금(pt)과 같은 내열성금속을 사용하여, 산화를 막아야 한다. 내열성금속을 전극으로 사용할 때는 전극의 접촉층으로 사용되는 실리콘과의 반응을 고려해야 한다. 즉, 백금(pt)은 실리콘과 반응하기 때문에 그 계면이 매우 불안정해지고, 실리콘원자가 백금(pt)막을 투과하여 BST막까지 확산하여 유전율을 저하시킨다. 따라서 이를 해결하기 위해, 백금(pt)전극과 실리콘층 사이에 적당한 확산 장벽층(diffusion barrier)을 형성해야 한다. 종래의 확산장벽층을 이용한 캐패시터(참조:“A Memory Cell Capacitor With Baxsr1-xTiO3(BST) Film for Advanced DRAMS”.1994 Symposium on VLSI Technology Digest of Technical Papers.)에서는 Ti나 TiN막을 기본으로 하는 박막층을 사용하고 있으나 Ti나 TiN막의 경우는 Ti의 산화의 문제가 심각하다. 즉, 산소원자가 백금(pt)막을 통과하여 TiN과 반응하여 TiOx 산화물을 만들고 질소 기체를 발생한다. 상기 질소 기체는 백금(pt)과 TiN계면에서 트랩(trap)되어 백금(pt)막을 부분적으로 부풀게 만들고 표면을 거칠게하며, 리프트(lift)현상을 유발한다. 특히 BST막의 증착과정에서 활성화된 산소 이온들이 발생하는 경우 더욱 심하며, 이와같은 리프팅(lifting)현상은 백금(pt)의 두께나 TiN의 사전처리 여부와는 관계없이 나타난다. 상기 Ti나 TiN막을 확산장벽(diffusion barrier)층으로 사용하는 캐패시터의 제조방법에 대해서 첨부된 도면과 함께 상세하게 설명한다. 제1a도 내지 제1c도는 종래의 기술을 이용한 반도체 장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다. 제1a도는 컨택홀을 갖는 절연층을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(1)상에 필드옥사이드(도시안함)를 성장 시켜서 소자분리 영역을 형성하고, P형이나 N형불순물을 주입하여 트랜지스터(도시안함)를 형성한다. 상기 트랜지스터를 포함하는 반도체 기판(1)전면에 절연층으로서 보로포스포실리카 글래스(Borophoshosilica Glass:이하 BPSG라 한다.)를 형성한다. 상기 BPSG상에 포토레지스트(4)를 도포한다. 상기 포토레지스트(4)를 마스트로해서 상기 절연층(3)을 건식식각하여, 컨택홀(Contact hole:7)을 형성한다. 이때, 식각은 반도체기판(1)의 소오스(도시안함)의 표면이 드러날 때 까지 진행한다. 상기 컨택홀(7) 측벽에 스페이서(spacer:5)를 형성한 다음, 상기 포토막을 제거한다.
제1b도는 확산장벽층 및 하부전극을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 상기 컨택홀(7)을 포함하는 기판전면에 도전성 불순물이 도핑(doping)된 다결정실리콘(9)을 증착한다. 이후 에치-백(etch-back)공정을 이용하여 평탄화한다. 계속해서 상기 결과물을 포함하는 반도체 기판(1)전면에 확산장벽층(11, 13)을 순차적으로 증착한다. 상기 확산장벽층(11, 13)은 티타늄(Ti) 및 질화 티타늄(TiN)을 사용하여 형성한다. 이어서 상기 확산장벽층(11, 13)상에 하부전극(15)을 증착한다. 상기 하부전극(15)으로는 백금(pt)을 사용한다. 상기 하부전극(15)상에 포토레지스트(17)을 증착한다.
제1c도는 상부전극을 형성하는 단계를 나타낸다. 구체적으로, 제1b도에서 상기 포토레지스트(17)를 마스크로해서 상기 하부전극(17) 및 확산방지층(11, 13)울 순차적으로 건식식각한다. 이때, 식각 종말점은 상기 절연막(3)의 계면으로 한다. 상기 결과물을 포함하는 기판전면에 스퍼트(sputter)방식을 이용하여 고유전체막(19)을 증착한다. 증착된 상태에서 그대로 상기 고유전체막(190을 어닐링한다. 어닐링 후 상기 고유전체막(19)상에 상부전극(21)을 형성한다. 상기 상부전극으로는 백금(pt)을 사용하여 형성한다. 종래 기술을 이용한 반도체 장치의 캐패시터 제조방법은 고유전막으로 BST를 사용하여 단순한 스택(stack)형의 전극구조를 하면서도 큰 용량의 캐패시터를 형성할 수 있는 장점이 있으나, 어닐링단계에서 발생하는 산소원자가 하부전극을 통과하여 확산장벽층의 TiN과 반응하여 금속산화물(TiOx) 및 질소(N)기체를 발생시킨다. 상기의 질소기체는 하부전극과 상기 TiN과의 계면에서 트랩(trap)되어 상기 하부전극을 부분적으로 부풀게하여, 표면을 거칠게한다. 또한 리프트(lift)현상을 일으켜서, 결과적으로 캐패시터의 용량저하를 일으킨다. 본 발명에서는 Ti이 산소원자와 결합하여 산화하는 것을 막기위하여 TiN의 일부를 산화시켜 보았으나 별 차이가 없었다. TiN을 미리 완전히 산화시키면 상기와 같은 문제는 발생하지 않으나, 이 경우 TiN의 박막저항이 크게 증가하므로 바람직하지 못하다. 본 발명의 목적은 상술된 문제점을 해결하기 위한 것으로 절연막 및 하부전극사이에 3중막을 갖는 반도체 장치의 캐패시터를 제공한다. 본 발명의 또 다른 목적은 상기 캐패시터를 제조하기에 적합한 반도체 장치의 캐패시터 제조방법을 제공하는 데 있다. 상기 목적을 달성하기 위해 본 발명은 반도체 기판상에 컨택홀을 갖는 절연막;
상기 컨택홀의 측벽에 형성된 스페이서(spacer);
상기 컨택홀을 매립하여 형성된 도전층;
상기 도전층 및 절연막상에 순차적으로 형성된 3중막 및 하부전극;
상기 하부전극의 상부와 측벽, 상기 3중막의 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 형성된 스트리지노드 패턴;
상기 스토리지노드 패턴상에 형성된 고유전체막;
및 상기 고유전체막상에 형성된 상부전극으로 구비되는 것을 특징으로 하는 반도체 장치의 캐패시터를 제공한다. 상기 절연막으로는 BPSG로 되어 있으며, 상기 확산장벽층은 Ti, TiN 및 Ta막으로 구성되어 있다. 그리고 상기 절연막은 상기 확산장벽층의 Ta막과 계면에서 500Å 정도 식각되며, 상기 식각된 부분의 절연막은 상기 도전층의 측벽을 감싸는 형태가 된다. 상기 또 다른 목적달성을 위하여 본 발명은 반도체 기판상에 컨택홀을 갖는 절연막을 형성하는 단계;
상기 컨택홀의 측벽에 스페이서(spacer)를 형성하는 단계;
상기 컨택홀을 매립하여 도전층을 형성하는 단계;
상기 도전층 및 절연막상에 3중막 및 하부전극을 순차적으로 형성하는 단계;
상기 하부전극의 상부와 측벽, 상기 3중막의 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 이루어진 스토리지노드 패턴을 형성하는 단계;
상기 스트리지노드 패턴상에 고유전테막을 형성하는 단계;
및 상기 고유전체막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법 제공한다. 상기 절연막은 BPSG를 이용하여 형성하는 것이 바람직하다. 상기 확산방지층으로 Ti, TiN 및 Ta막을 순차적으로 형성하는 것이 바람직하며 이때 Ti는 오옴접촉(ohmic contact)을 위하여 그 두께를 60-100Å으로 형성하는 것이 바람직하다. 또한 상기 확산방지층을 형성하는 일군증TiN막은 실제적으로 Si의 확산을 막는 것으로 200Å으로 하여 형성하는 것이 바람직하다. 그리고 상기 하부전극 및 상부전극은 백금(pt)을 사용하는 것이 바람직하다. 상기 하부전극 및 확산장벽층의 식각과 상기 절연막의 일부분을 식각하는데 있어서 상기 절연막을 500Å정도 부분식각하여 전극간의 분리와 스트레이 캡(stray cab)억제를 도모한다. 상기 스토리지노드 패턴상에 형성되는 고유전체막은 BSTO계열의 재료를 사용하여 형성하는 것이 가장 바람직하며, 상기 확산방지층의 Ta막은 그 두께를 가능한 얇게하여야 열 스트레스(thermal stress)를 줄여서 전극의 역학적 안정화에 기여할 수 있다. 본 발명은 종래의 확산방지층에 Ta막을 더하여 3중막의 확산방지층을 형성함으로서 상기 확산방지층을 형성하는 3중막중의 하나인 TiN막이 산화하는 것을 방지 함으로서 하부전극의 안정화를 가져올 수 있으며, 이것은 결국 캐패시터의 큰 용량을 그대로 유지하는 결과를 가져온다. 이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다. 제2A도 내지 제2D도는 본 발명을 이용한 반도체 장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다. 제2A도는 컨택홀을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(30)상에 필드옥사이드(field oxide:도시안함)를 형성하여 소자분리영역을 형성한다. 상기 결과물을 갖는 기판(30)전면에 P형이나 N형의 불순물을 주입하여 트랜지스트(도시안함)를 형성한다. 상기 결과물을 포함하는 반도체 기판(30)상에 절연막(32)을 형성하여 평탄화한다. 상기 절연막(32)상에 포토레지스트(33)를 마스크로하여 상기 절연막을 건식식각하여 컨택홀을 형성한다. 이때, 식각은 소오스(source:도시안함)의 표면이 드러날 때 까지 실시한다. 상기 컨택홀(36)의 측벽에 스페이서(spacer)를 형성한 다음, 상기 포토마스크를 제거한다. 상기 절연막은 BPSG를 사용하여 형성한다. 제2B도는 3중막 및 하부전극을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 제2A도의 결과물상에 도전성 불순물이 주입된 다결정실리콘(38)을 형성한 다음, 평탄화 한다. 계속해서 상기 도전성 불순물이 주입된 상기 다결정실리콘(38:이하 도전층이라 한다.)과 상기 절연막(32)전면에 3중막(40, 42, 44)을 순차적으로 형성한다. 계속해서 상기 3중막상에, 하부전극(44) 및 포토레지스트(48)를 순차적으로 형성한다. 상기 3중막은 Ti, TiN 및 Ta막을 순차적으로 증착하여 형성된다. 상기 3중막중 Ti막은 스퍼터(sputter)방식을 이용하여, 50-100Å의 두께로 증착한다. 그리고 상기 Ti막은 상기 도전층(38)과의 오옴 접촉을 위하여 형성된다. 상기 3중막중의 하나인 TiN막은 리액티브스퍼터(reactive sputter)방식을 이용하여, 200Å두께로 증착되며, 그 두께는 200Å으로 한다. 그리고 상기 Ta막은 가능한 얇게 해서 열스트레스(thermal stress)를 줄이는 것이 바람직하다. 또한 상기 Ta막은 다음공정인 고유전체막 증착 후의 열처리 단계에서 산소원자와 상기 확산방지층의 TiN막(42)의 TiN분자가 결합하여 질소 기체 및 금속산화물을 발생하는 것을 막는 역할을 한다. 그리고 상기 TiN막은 실질적으로 하부전극의 백금(pt)과 상기 도전층(38)의 다결정실리콘(Si)의 반응을 막는 역할을 한다. 제2c도는 스트리지노드패턴을 형성하는 단계를 나타낸다. 구체적으로, 포토레지스트(48)를 마스크로 이용해서 상기 하부전극(46) 및 3중막(40, 42, 44)울 순차적으로 건식식각하고 상기 절연막(32)의 일부분을 건식식각한다. 이렇게해서 상기 하부전극(46), 상기 3중막(40, 42, 44)의 측벽 및 부분식각되어 단차높이를 이루면서 상기 도전층(38)의 측벽전체를 감싸는 상기 절연막(32)으로서 스트리지노드패턴이 형성된다. 이때, 절연막은 상기 3중막의 Ti막과 상기 절연막의 계면으로부터 500Å정도 부분 식각한다. 상기 부분식각된 절연막은 상기 도전층(38)의 측벽을 감싸도록 형성된다. 이렇게 함으로서 전극간의 분리와 스트레이캡(stray cap)억제를 도모한다. 계속해서 상기 포토마스크를 제거한다. 제2d도는 상부전극을 형성하는 단계를 나타낸다. 구체적으로, 제2c도의 결과물전면에 고유전체막(50)을 600℃에서 400Å으로 증착한다. 이때 상기 고유전체로는 BSTO계열의 재료를 사용한다. 계속해서 상기 고유전체막(50)상에 상부전극(52)을 형성한다. 상기 상부전극(52)은 백금(pt)을 사용한다. 이어서 통상의 방법으로 상기 상부전극(52)상에 절연막을 증착하고 금속을 배선하여 캐패시터를 완성한다. 이상의 본 발명은 고유전체막과 내열성금속을 전극으로 사용함으로서 큰 축적용량을 유지할 수 있다. 또한 Ti, TiN 및 Ta막으로 이루어지는 3중막을 형성함으로서 상기 Ta막은 상기 하부전극(46)의 pt이 상기 도전층(38)의 다결정실리콘(si)과 반응하는 것을 막는 역할을 한다. 따라서 산소와 TiN막의 반응에서 발생하는 금속산화물과 질소 기체의 발생을 막을 수 있다. 그 결과로서 하부전극의 화학적 안정을 가져 올 수 있고, 또한 상기 Ta막의 두께를 가능한 얇게 하여 열 스트레스(thermal stress)를 줄임으로서 상기 하부전극의 역학적 안정화를 가졀올 수 있다. 따라서 캐패시터의 큰 용량을 손실없이 유지할 수 있다. 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의항여 실시가능함은 명백하다.

Claims (4)

  1. 반도체 기판상에 컨택홀을 갖는 절연막; 상기 컨택홀의 측벽에 형성된 스페이서(spacer); 상기 컨택홀을 매립하여 형성된 도전층; 상기 도전층 및 절연막상에 순차적으로 형성된 3중막 및 하부전극; 상기 하부전극의 상부와 측벽, 상기 3중막 및 하부전극; 상기 하부전극의 상부와 측벽, 상기 3중막이 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 형성된 스토리지노드 패턴; 상기 스토리지노드 패턴상에 형성된 고유전체막; 및 상기 고유전체막상에 형성된 상부전극으로 구비되는 것을 특징으로 하는 반도체 장치의 캐패시터.
  2. 제1항에 있어서, 상기 3중막은 Ti, TiN 및 Ta막으로 구성되는 것을 특징으로 하는 반도체 장치의 캐패시터.
  3. 반도체 기판상에 컨택홀을 갖는 절연막을 형성하는 단계; 상기 컨택홀의 측벽에 스페이서(spacer)를 형성하는 단계; 상기 컨택홀을 매립하여 도전층을 형성하는 단계; 상기 도전층 및 절연막상에 3중막 및 하부전극을 순차적으로 형성하는 단계; 상기 하부전극의 상부와 측벽, 상기 3중막이 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 이루어진 스토리지노드 패턴을 형성하는 단계; 상기 스토리지노드 패턴상에 고유전체막을 형성하는 단계; 및 상기 고유전체막상에 상부전극을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법.
  4. 제3항에 있어서, 상기 3중막은 Ti, TiN 및 Ta막을 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020073443A (ko) * 2001-03-16 2002-09-26 닛본 덴기 가부시끼가이샤 반도체 기억 장치와 그 제조 방법
KR100463244B1 (ko) * 2000-05-23 2004-12-29 주식회사 하이닉스반도체 캐패시터 제조 방법
US11489027B2 (en) 2018-10-24 2022-11-01 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2788835B2 (ja) * 1993-03-17 1998-08-20 日本電気株式会社 薄膜キャパシタおよびその製造方法
JP3322031B2 (ja) * 1994-10-11 2002-09-09 三菱電機株式会社 半導体装置
KR100200299B1 (ko) * 1995-11-30 1999-06-15 김영환 반도체 소자 캐패시터 형성방법
TW345723B (en) * 1996-07-09 1998-11-21 Hitachi Ltd Semiconductor memory and process for producing the same
JP3060995B2 (ja) * 1997-05-29 2000-07-10 日本電気株式会社 半導体容量素子構造および製造方法
US6111285A (en) 1998-03-17 2000-08-29 Micron Technology, Inc. Boride electrodes and barriers for cell dielectrics
JP2000012804A (ja) * 1998-06-24 2000-01-14 Matsushita Electron Corp 半導体記憶装置
JP2000077620A (ja) 1998-08-31 2000-03-14 Nec Corp Ｄｒａｍ及びその製造方法
US6445023B1 (en) 1999-03-16 2002-09-03 Micron Technology, Inc. Mixed metal nitride and boride barrier layers
US6525921B1 (en) * 1999-11-12 2003-02-25 Matsushita Electric Industrial Co., Ltd Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same
US6339527B1 (en) * 1999-12-22 2002-01-15 International Business Machines Corporation Thin film capacitor on ceramic
US6214661B1 (en) * 2000-01-21 2001-04-10 Infineon Technologoies North America Corp. Method to prevent oxygen out-diffusion from BSTO containing micro-electronic device
JP2001237395A (ja) * 2000-02-22 2001-08-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187638A (en) * 1992-07-27 1993-02-16 Micron Technology, Inc. Barrier layers for ferroelectric and pzt dielectric on silicon
US5471364A (en) * 1993-03-31 1995-11-28 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463244B1 (ko) * 2000-05-23 2004-12-29 주식회사 하이닉스반도체 캐패시터 제조 방법
KR20020073443A (ko) * 2001-03-16 2002-09-26 닛본 덴기 가부시끼가이샤 반도체 기억 장치와 그 제조 방법
US11489027B2 (en) 2018-10-24 2022-11-01 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

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