JP3060995B2 - 半導体容量素子構造および製造方法 - Google Patents

半導体容量素子構造および製造方法

Info

Publication number
JP3060995B2
JP3060995B2 JP9140384A JP14038497A JP3060995B2 JP 3060995 B2 JP3060995 B2 JP 3060995B2 JP 9140384 A JP9140384 A JP 9140384A JP 14038497 A JP14038497 A JP 14038497A JP 3060995 B2 JP3060995 B2 JP 3060995B2
Authority
JP
Japan
Prior art keywords
film
lower electrode
insulating film
diffusion barrier
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9140384A
Other languages
English (en)
Other versions
JPH10335602A (ja
Inventor
弘 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9140384A priority Critical patent/JP3060995B2/ja
Priority to CNA031284477A priority patent/CN1516280A/zh
Priority to CNB981150713A priority patent/CN1135627C/zh
Priority to US09/086,603 priority patent/US6046489A/en
Priority to KR1019980019929A priority patent/KR100304135B1/ko
Publication of JPH10335602A publication Critical patent/JPH10335602A/ja
Application granted granted Critical
Publication of JP3060995B2 publication Critical patent/JP3060995B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路用として
半導体基板上に成膜技術等を用いて作製される半導体容
量素子に関し、特に高誘電率材料を容量膜に用いた立体
形の半導体容量素子に関する。
【０００２】
【従来の技術】近年、ダイナミック・ランダム・アクセ
ス・メモリー（ＤＲＡＭ）に代表される半導体集積回路
の集積化が進んでいるが、集積化の度合いによらず、一
つの半導体容量素子あたり３０ｆＦ程度の容量を確保す
る必要がある。このため下部電極構造の立体化による下
部電極側面部利用や、容量膜の薄膜化により容量確保の
検討が行われてきた。
【０００３】従来、これらの半導体集積回路用半導体容
量素子の容量膜には、シリコン酸化膜やシリコン窒化膜
が用いられている。しかし、これらの材料は誘電率が３
〜７であるので、Ｇｂｉｔレベル以上のＤＲＡＭでは、
下部電極を立体化して高さを５０００オングストローム
以上とし、容量膜の厚さも数原子層レベルまで薄膜化す
る必要がある。しかし、下部電極の高さを極度に高くす
ることは、露光やドライエッチングの不具合から電極加
工上の問題がある。また、容量膜を数原子層レベルまで
薄膜化さすると、容量膜中を電子がトンネリングする現
象が生じ、容量膜として機能しなくなる。従って、容量
膜としてシリコン酸化膜やシリコン窒化膜を用いた下部
電極の立体化、容量膜の薄膜化は限界に達している。
【０００４】容量膜として誘電率の大きな材料を用いた
場合、シリコン酸化膜やシリコン窒化膜を用いた場合に
比べて少ない電極面積で同じ容量を得ることができる。
そこで、シリコン酸化膜やシリコン窒化膜よりも数十倍
から数百倍の誘電率を有するＳｒＴｉＯ3、（Ｂａ，Ｓ
ｒ）ＴｉＯ3（以下ＢＳＴ）、Ｐｂ（Ｚｒ，Ｔｉ）等の
高誘電率材料が容量膜として検討されている。例えば、
１９９１年インターナショナル・エレクトロン・デバイ
セズ・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）の
ダイジェスト・オブ・テクニカル・ペイパーズ（Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）８
２３〜８２６頁にはＢＳＴを用いた２５６Ｍｂｉｔ Ｄ
ＲＡＭ用半導体容量素子に関する報告がなされている。
【０００５】しかし、３００程度の誘電率を有する高誘
電率材料を用いたとしてもＧｂｉｔレベルのＤＲＡＭで
は、立体的な下部電極構造を用いなくては十分な容量を
確保することが難しい。そのため、立体的な下部電極構
造上へ高誘電率材料を適用する検討が近年盛んに行われ
るようになってきている。例えば、１９９４年インター
ナショナル・エレクトロン・デバイセズ・ミーティング
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ｏｆ Ｍｅｅｔｉｎｇ）のダイジェスト・
オブ・テクニカル・ペイパーズ（Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）８３１〜８３４頁
には、立体的に加工された酸素バリア性を有する導電性
酸化物（ＲｕＯ2）とコンタクト部からのポリシリコン
拡散を防止するシリコン拡散バリア（ＴｉＮ）の組み合
わせからなる下部電極と容量膜（ＳｒＴｉＯ3）を用い
た半導体容量素子が提案されている。
【０００６】しかしながら、これらの高誘電率材料を立
体的に加工された下部電極上に形成する場合、次のよう
な問題点があった。
【０００７】立体形の下部電極の付け根部分（図１９
の［Ａ］部分）では、高誘電率容量膜に大きなストレス
が加わり、場合によってはクラックが生じる。
【０００８】立体形の下部電極上面から側面にかけて
の電極コーナー部分（図１９の［Ｂ］部分）では、コラ
ム状結晶粒の離反やぶつかりあい等により、他の部分よ
りも高誘電率容量膜膜中に欠陥が多量に入ったシーム
（継ぎ目のように現れる欠陥をいう）２０１が形成され
る傾向がある。
【０００９】下部電極材料にＲｕＯ2などを用いたと
きに、高温酸素雰囲気で高誘電率容量膜を形成すると、
下部電極材料が、気化または酸化し、下部電極側面（図
１９の［Ｃ］部分）の凹凸が大きくなる。この上に高誘
電率容量膜を形成すると、局部的に高誘電率容量膜が薄
くなる部分や凹凸部にシームが発生する。
【００１０】即ち、〜のようにシームが発生する
と、これが電流のリークパスとなりリーク電流が増加す
る問題があった。
【００１１】また、シリコン基板上に半導体容量素子を
設ける場合、基板から下部電極にシリコンが拡散すると
シリサイドが形成される。このシリサイドは、酸素雰囲
気中で高誘電率容量膜を成膜する際にシリコン酸化膜を
形成する。その結果、シリコン酸化膜が高誘電率容量膜
に直列に接続されることになるため著しい容量の低下を
招く不都合があった。そこで、従来より下部電極の下層
にＴｉＮ等を用いてシリコン拡散バリア層を形成し、下
部電極にシリコンが拡散するのを防止する方法が採られ
ていた。しかし、これらの材料は高誘電率容量膜を堆積
している間に酸化されてコンタクト抵抗が増大する場合
があった。
【００１２】ところで、前記の立体形の下部電極の付
け根の部分（図１９の［Ａ］部分）の問題に基づくリー
ク電流を低減する方法として、特開平６−２６８１５６
は、図２０のようにスタック直下の層間絶縁膜膜厚を周
辺の層間絶縁膜膜厚よりも厚くすることにより、シーム
やクラックが発生しても下部電極と接しない構造とする
ことを提案している。しかしながら、特開平６−２６８
１５６で開示された容量膜堆積方法は、シームやクラッ
クを発生させやすい物理堆積法であるので、リークの低
減が必ずしも十分ではなく、さらにこの方法では、電極
コーナー部分（図１９の［Ｂ］部分）、および下部電極
側面（図１９の［Ｃ］部分）において発生するリークの
問題はまったく解決されていなかった。
【００１３】
【発明が解決しようとする課題】本発明は、これらの問
題点に鑑みてなされたものであり、立体的に加工された
下部電極と高誘電率容量膜を用いた半導体容量素子にお
いて、リーク電流が低減された半導体容量素子の構造お
よびその製造方法を提供することを目的とする。また、
本発明はシリコン拡散バリア層を用いた場合であって
も、コンタクト抵抗が増加することのない半導体容量素
子の構造およびその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、半導体基板上
の層間絶縁膜上に設けられた立体形の下部電極と、この
下部電極を覆う高誘電率容量膜と、さらにこの高誘電率
容量膜を覆う上部電極とを有する半導体素子において、
前記下部電極の形状が概ね直方体であって、その上面全
面に接して絶縁膜が設けられ、前記高誘電率容量膜がこ
の下部電極およびその上面全面を覆う絶縁膜を覆って積
層されていることを特徴とする半導体容量素子を提供す
るものである。
【００１５】このように、下部電極膜上に絶縁膜を形成
することにより、電極コーナー部分（図１９の［Ｂ］部
分）でシームが発生しても下部電極と直接接することが
ないのでこの部分でのリーク電流を低下させることがで
きる。
【００１６】この半導体容量素子は、半導体基板上に層
間絶縁膜を形成する工程と、層間絶縁膜の所定の位置に
コンタクトを形成する工程と、コンタクトが形成された
層間絶縁膜全面に下部電極となる導電膜を形成する工程
と、この導電膜の表面に絶縁膜を形成する工程と、この
絶縁膜をパターニングする工程と、パターニングされた
絶縁膜をマスクとして導電膜をパターニングして、その
上面に絶縁膜を有する概ね直方体の形状の下部電極を形
成する工程と、上部に絶縁膜が設けられたこの下部電極
を高誘電率容量膜で被覆する工程と、この高誘電率容量
膜を上部電極膜で被覆する工程とを有する製造方法によ
り製造することができる。
【００１７】この方法によれば、上記絶縁膜を下部電極
加工のマスクとして用いることにより、絶縁膜形成によ
る工程数の増加を回避できる。
【００１８】また、本発明は、半導体基板上の層間絶縁
膜上に設けられた立体形の下部電極と、この下部電極を
覆う高誘電率容量膜と、さらにこの高誘電率容量膜を覆
う上部電極とを有する半導体素子において、前記下部電
極は、形状が概ね直方体をなす第一の導電性材料膜と、
前記第一の導電性材料膜の外表面を覆う第二の導電性材
料膜とからなり、前記第二の導電性材料膜の外表面から
なる前記下部電極形状は、エッジを有さない立体形をな
すことを特徴とする半導体容量素子を提供するものであ
る。
【００１９】即ち、下部電極の形状を、エッジを有しな
い立体形とすることで、電極コーナー部分（図１９の
［Ｂ］部分）でのシーム発生を低減することができる。
【００２０】このような構造の半導体容量素子は、半導
体基板上に層間絶縁膜を形成する工程と、層間絶縁膜の
所定の位置にコンタクトを形成する工程と、コンタクト
が形成された層間絶縁膜全面に下部電極となる導電膜を
形成する工程と、この導電膜をパターニングし、概ね直
方体の所定形状に形成する工程と、この概ね直方体に成
形された導電膜の表面を覆い、かつ隣接する下部電極と
は導通しないように第２の導電膜を形成して下部電極を
形成する工程と、この下部電極を高誘電率容量膜で被覆
する工程と、この高誘電率容量膜を上部電極膜で被覆す
る工程とを有する製造方法により製造することができ
る。
【００２１】この第２の導電膜の形成は、膜の堆積によ
って行うので、直方体に形成された導電膜のエッジを緩
和することができる。
【００２２】さらに、本発明は、シリコン基板上の層間
絶縁膜上に設けられる、立体的に形成された下部電極の
第一の導電性材料膜およびその下層のシリコン拡散バリ
ア層と、高誘電率容量膜と、さらにこの高誘電率容量膜
を覆う上部電極とを有する半導体素子において、少なく
とも前記下部電極の第一の導電性材料膜の下層であるシ
リコン拡散バリア層の端部を覆って設けられる導電性の
酸素拡散バリア層を有し、この導電性の酸素拡散バリア
層は、下部電極に含まれ、前記高誘電率容量膜は前記酸
素拡散バリア層表面をも覆って設けられることを特徴と
する半導体容量素子を提供するものである。
【００２３】即ち、シリコン拡散バリア層を酸素バリア
性を有する電極材料で覆うことにより、シリコン拡散バ
リア層の酸化によるコンタクト抵抗増加を防ぐことが可
能であり、また容量膜堆積温度を向上させることが可能
となる。
【００２４】この構造では、導電性の酸素拡散バリア層
は少なくともシリコン拡散バリア層を覆っていればよい
が、下部電極の一部または全体を覆っていてもよい。下
部電極の一部または全体を覆う場合に、下部電極のエッ
ジを緩和するような被覆にすれば、導電性の酸素拡散バ
リア層を含めて下部電極ということもでき、前述のエッ
ジを有しない下部電極の効果を併せ持つことができる。
【００２５】本発明においては、前記下部電極膜直下の
層間絶縁膜膜厚をその他の部分の層間絶縁膜よりも厚く
することが好ましい。これにより、下部電極の付け根部
分（図１９の［Ａ］部分）にシームやクラックが発生し
たとしても、直接下部電極と接することがなく、リーク
電流が小さくなると共に、リーク電流のばらつきを抑え
ることが可能となる。
【００２６】また、本発明においては、下部電極をＲｕ
Ｏ2、Ｒｕ、ＩｒＯ2、Ｉｒ、Ｗ、ＷＮx、Ｔｉｎ、Ｔｉ
およびＰｄからなる群より選ばれる少なくとも一種類以
上材料からなる層を含む一層または多層積層電極で形成
したときに、高誘電率容量膜（絶縁膜を設けるときは絶
縁膜と高誘電率容量膜）を６００℃以下の温度で形成す
ることが好ましい。このようにすることで、下部電極材
料の気化または酸化を防止し、下部電極側面（図１９の
［Ｃ］部分）の凹凸を抑えることができ、その結果リー
ク電流の低下およびリーク電流のばらつきを小さくする
ことができる。
【００２７】
【発明の実施の形態】以下、本発明を図面を参照しなが
ら詳細に説明する。
【００２８】［実施例１］図１は本発明の第１の実施例
を説明するための半導体容量素子の断面図である。実施
例で用いた半導体容量素子の構成は以下の通りである。
抵抗率０．０１Ω・ｃｍのｎ型シリコン基板（１０１）
上に膜厚５００ｎｍのＳｉＯ2層間絶縁膜（１０２）お
よび層間絶縁膜（１０２）の所望の位置にリンドープさ
れたポリシリコンからなるコンタクト（１０３）が形成
されている。コンタクト上には膜厚４００ｎｍのＲｕＯ
2からなる下部電極膜（１０４）が所望の大きさに加工
されている。さらにＲｕＯ2スタック電極上には膜厚１
００ｎｍのスピン・オン・ガラス（Ｓｐｉｎ Ｏｎ Ｇ
ｌａｓｓ（ＳＯＧ））からなる絶縁膜（１０５）、膜厚
５０ｎｍのエレクトロン・サイクロトロン・レゾナンス
−ケミカル・ベーパー・デポジション（Ｅｌｅｃｔｒｏ
ｎ Ｃｙｃｒｏｔｏｒｏｎ Ｒｅｓｏｎａｎｃｅ−Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（Ｅ
ＣＲ−ＣＶＤ））法により形成した多結晶ＢＳＴよりな
る高誘電率容量膜（１０６）、厚さ２００ｎｍのＲｕよ
りなる上部電極膜（１０７）がそれぞれ形成されてい
る。
【００２９】この実施例では、このように下部電極膜
（１０４）の上面に絶縁膜（１０５）を形成すること
で、電極コーナー部分の容量膜にリークの大きいシーム
が発生したとしても、下部電極と直接接しない構造にな
っている。従って、絶縁膜の厚さは、シーム部が下部電
極と直接接しない程度の厚さであればよく、例えば１０
〜２００ｎｍ、好ましくは５０〜８０ｎｍである。
【００３０】また、ＢＳＴの成膜方法として、欠陥の少
ない化学的堆積法を用いたので、立体形電極構造の付け
根部分でのシームやクラックの発生も少ない。
【００３１】この半導体容量素子構造の製造方法を次に
説明する。
【００３２】図２（ａ）に示すように抵抗率０．０１Ω
・ｃｍのｎ型シリコン基板（１０１）上に膜厚５００ｎ
ｍのＳｉＯ2層間絶縁膜（１０２）を熱ＣＶＤにより形
成し、ＳｉＯ2層間絶縁膜（１０２）の所望の位置にコ
ンタクトホール（１０３）をドライエッチングにより開
口し、開口したコンタクトホール（１０３）内が埋まる
ようにリンドープされたポリシリコン１μｍをＣＶＤ法
により堆積した。
【００３３】続いて、塩素ガスを用いた反応性エッチン
グによりＳｉＯ2層間絶縁膜（１０２）上のポリシリコ
ンをエッチバック除去し、下部電極膜であるＲｕＯ2を
Ｒｕをターゲットとした反応性スパッタにより室温で４
００ｎｍ推積した。
【００３４】この表面に、有機シリカを４００ｎｍ塗布
し、３５０℃で１時間アニールし、絶縁膜としてＳＯＧ
膜を成膜した。つづいて、ＳＯＧ膜上にレジストを塗布
し、露光、現像して下部電極の平面パターンを形成した
後、レジストをマスクとしてＣＨＦ3をエッチングガス
に用いてＥＣＲプラズマエッチング法により絶縁膜をパ
ターニングした。
【００３５】さらに、Ｃｌ2とＯ2の混合ガスによるＥＣ
Ｒプラズマエッチング法により、ガス圧２ｍＴｏｒｒ、
基板温度室温で図２（ｂ）にあるように所望の大きさに
加工した。この際、ＳＯＧ膜もエッチングされ、１００
ｎｍ程度の膜圧になった。この製造方法では、下部電極
加工後に絶縁膜をその上部に成膜・加工する必要がな
く、製造工程が増加を抑えることができる。下部電極
は、このように製造されるので概ね直方体の形状をして
いる。
【００３６】下部電極層加工後、図２（ｃ）に示すよう
に、高誘電率容量膜として膜厚５０ｎｍの多結晶ＢＳＴ
（１０５）をＳｒ（ＤＰＭ）2（ｓｔｒｏｎｔｉｕｍ
ｂｉｓ−ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔｅ）、
Ｂａ（ＤＰＭ）2、Ｔｉ（Ｏ−ｉ−ＣＨ3）4を用いて、
基板温度５５０℃、成膜圧力７ｍＴｏｒｒでＥＣＲ−Ｃ
ＶＤ法により堆積した。
【００３７】ＢＳＴ成膜後、厚さ２００ｎｍのＲｕより
なる上部電極膜（１０７）をＲｕをターゲットに用いた
スパッタにより形成し、最後にＣｌ2とＯ2の混合ガスに
よるＥＣＲプラズマエッチング法により、ガス圧２ｍＴ
ｏｒｒ、基板温度を室温として所望の大きさに加工し
て、図１の構造の半導体容量素子を形成した。
【００３８】次に、比較例１として、図３に示すような
従来技術の半導体容量素子を製造した。下部電極膜（１
０４）の上面に絶縁膜（１０５）を形成しなかった以外
は実施例１と同様にして製造した。
【００３９】図４は、実施例１と比較例１の半導体容量
素子のリーク電流特性を比較した図である。縦軸が下部
電極膜（１０４）と上部電極膜（１０７）の間を流れる
リーク電流、横軸が下部電極膜（１０４）と上部電極膜
（１０７）の間に印加された電圧を示している。半導体
容量素子は、電圧を印可してもリーク電流が流れないこ
とが望ましい。実施例１では、１Ｖ印加時でもリーク電
流が４×１０-9Ａ／ｃｍ2であるのに対して、比較例１
では１×１０-6Ａ／ｃｍ2と大きなリーク電流が流れて
いる。即ち、本発明で作製した半導体容量素子構造を用
いることにより、容量膜のシーム部が直接下部電極に接
しないことにより、優れたリーク電流特性が得られてい
ることがわかる。
【００４０】なお、実施例１および比較例１においては
高誘電率容量膜としてＢＳＴを例にとって説明したが、
本出願のすべての発明において高誘電率容量膜の材料と
してはこれに限定されることなく、次の（イ）〜（ニ）
から選ばれる材料を使用することができる。
【００４１】（イ）一般式ＡＢＯ3で表される誘電体
（ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、
およびＫからなる群より選ばれる少なくとも一種類以上
の元素であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｆ
ｅ、ＺｎおよびＷからなる群より選ばれる少なくとも一
種類以上の元素である。）； （ロ）一般式（Ｂｉ2Ｏ2）（Ｘm-1ＹmＯ3m+1）で表わさ
れる誘電体（ただし、ＸはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ
およびＢｉからなる群より選ばれる少なくとも一種類以
上の元素であり、ＹはＮｂ、Ｔａ、ＴｉおよびＷからな
る群より選ばれる少なくとも一種類以上の元素であり、
ｍは１〜５の正の整数を表す。）； （ハ）Ｔａ2Ｏ5； （ニ）ＢａＭｇＦ4 上記（イ）としては、例えばＳｒＴｉＯ3、ＰｂＴｉ
Ｏ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｚｒ）Ｔｉ
Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）
Ｏ3、ＰＢ（Ｍｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3、
ＬｉＴａＯ3、ＬｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3等を
挙げることができる。
【００４２】また、上記（ロ）としては、例えばＢｉ4
Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9等
を挙げることができる。
【００４３】次に、比較例２として、実施例１におい
て、ＢＳＴ膜としてＥＣＲ−ＣＶＤ法により成膜温度３
００℃で堆積したＢＳＴのアモルファス膜を用いた以外
は実施例１と同様の構造を形成した。図５は、実施例１
と比較例２の誘電率とリーク電流を示したものである。
アモルファス膜での１Ｖでのリーク電流は４×１０-9Ａ
／ｃｍ2で低いものの、誘電率が３０と多結晶のものに
比べて著しく小さくなっている。このことから、十分な
容量素子としての特性を得るには多結晶の高誘電率容量
膜を用いることが特に好ましいことがわかる。この場
合、多結晶に代えて単結晶でも同様の効果があり、ま
た、単結晶または多結晶の結晶粒と非晶質とが混合され
た状態であってもよい。
【００４４】［実施例２］図６は本発明の第２の実施例
を説明するための半導体容量素子の断面図である。本実
施例の構造においては、下部電極直下の層間絶縁膜（１
０２）の膜厚は５００ｎｍであり、それ以外の層間絶縁
膜（１０２）の膜厚は３００ｎｍと薄くし、電極の立体
構造の付け根部分１０９を、層間絶縁膜に設けたもので
ある。
【００４５】図７（ａ）、（ｂ）は、それぞれ実施例１
の半導体容量素子と実施例２の半導体容量素子各々１０
０ヶの１Ｖでのリーク電流分布を比較した図である。図
の横軸は１Ｖでのリーク電流、縦軸が半導体容量素子の
個数に対応している。実施例１で示した構造の半導体容
量素子は４×１０-9Ａ／ｃｍ2のリーク電流を示すもの
のほかに、４×１０-8Ａ／ｃｍ2付近までリーク電流の
分布を持っている、一方、本実施例で示した構造を有す
る半導体容量素子はすべて４×１０-9Ａ／ｃｍ 2のリー
ク電流を示している。また、実施例２の方が実施例１に
よる構造よりもリーク電流分布が良好であることがわか
る。
【００４６】尚、実施例１および２では、コンタクトが
ポリシリコンで形成されている場合について説明した
が、図８に示すようなコンタクト内がポリシリコンおよ
びシリコンの拡散を制御する働きのあるシリコンバリア
層から構成される場合、またはシリコン拡散バリア層の
みで形成される場合についても有効である。
【００４７】［実施例３］図１に示す実施例１と同様の
構造の半導体容量素子を、絶縁膜１０５をプラズマＣＶ
Ｄ法を用いて成膜温度４００℃で堆積したプラズマシリ
コン酸化膜とした以外は、実施例１と同様にして製造し
た。
【００４８】絶縁膜を下部電極加工後に形成する場合に
は、下部電極加工、マスク除去、絶縁膜形成、および絶
縁膜加工の工程が必要となるが、本実施例によれば、絶
縁膜をマスクとして用いることにより、工程が簡略化さ
れ、また、下部電極と絶縁膜とを別個にパターニングす
る必要がないので、位置ずれが生じることもない。電流
リーク特性は次の実施例４と共に図９に示した。
【００４９】［実施例４］実施例３における、絶縁膜形
成温度とＢＳＴ膜形成温度とを変えてリーク電流を調べ
た。
【００５０】図９（ａ）に絶縁膜形成温度を変化させた
場合のリーク電流特性を示す。絶縁膜にはプラズマシリ
コン酸化膜を用いた。６００℃以下の堆積温度では、リ
ーク電流が５×１０-9Ａ／ｃｍ2であるのに対して、絶
縁膜堆積温度が６００℃以上になるとリーク電流が増加
している。これは、６００℃以上の堆積温度では、Ｒｕ
Ｏ2（１０４）がＲｕＯ4あるいはＲｕＯ3となり気化す
るために、下部電極側面の凹凸が激しくなることに起因
している。
【００５１】即ち、絶縁膜としては、６００℃以下で堆
積できるものを用いることが特に好ましいことがわか
る。本実施例ではプラズマシリコン酸化膜、実施例１に
おいてＳＯＧ膜を用いて説明したが、６００℃以下で堆
積できる絶縁膜であって、下部電極および高誘電率容量
膜との密着性がよいものであれば特に制限はない。例え
ば、Ｓｉを主成分として含む酸化物および窒化物の膜と
しては、プラズマシリコン酸化膜およびＳＯＧ膜の他に
ボロ・ホスホ・シリケート・グラス膜（Ｂｏｒｏｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ （ＢＰＳ
Ｇ））、ホスホ・シリケート・グラス膜（Ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ （ＰＳＧ））、プラ
ズマシリコン窒化膜等を挙げることができる。これらは
２種以上を積層して用いてもよい。
【００５２】また、図９（ｂ）にＢＳＴ堆積温度を変化
させた場合の半導体容量素子の１Ｖでのリーク電流密度
を示す。図より、６００℃以下の堆積温度では、リーク
電流が４×１０-9Ａ／ｃｍ2であるのに対して、ＢＳＴ
堆積理温度が６００℃以上になるとリーク電流が増加し
ている。これは、絶縁膜の場合と同様に、６００℃以上
の成膜温度では、ＲｕＯ2（１０４）がＲｕＯ4あるいは
ＲｕＯ3となり気化するために、ＲｕＯ2表面の凹凸が激
しくなることに起因している。即ち、高誘電率容量膜
は、６００℃以下で形成できるものが好ましい。
【００５３】ここでは、下部電極膜としてＲｕＯ2を例
に説明したが、これに限られずＲｕＯ2、Ｒｕ、Ｉｒ
Ｏ2、Ｉｒ、Ｗ、ＷＮx、ＴｉＮ、ＴｉおよびＰｄからな
る群より選ばれる材料を用いた場合に有効である。尚、
下部電極材料としてＰｔを用いる場合は絶縁膜や高誘電
率容量膜の形成を６００℃以下で行わなくてもよい。
【００５４】［実施例５］図１０に、この実施例５の構
造を示す。
【００５５】本実施例の構造では、抵抗率０．０１Ω・
ｃｍのｎ型シリコン基板（１０１）上にＳｉＯ2層間絶
縁膜（１０２）および層間絶縁膜（１０２）の所望の位
置にリンドープされたポリシリコンからなるコンタクト
（１０３）が形成されている。コンタクト上には膜厚４
００ｎｍの第一のＲｕＯ2（１１２）とシリコン拡散バ
リア層であるＴｉＮ（１１０）からなる積層下部電極が
所望の大きさに加工されている。さらに、第２のＲｕＯ
2（１１１）が、第一のＲｕＯ2（１１２）とＴｉＮ（１
１０）を覆うように形成されている。第２のＲｕＯ
2（１１１）は、隣接する容量素子間では導通しないよ
うに形成されている。
【００５６】次に製造方法を説明する。まず、実施例１
と同様にして抵抗率０．０１Ω・ｃｍのｎ型シリコン基
板（１０１）上にＳｉＯ2層間絶縁膜（１０２）および
層間絶縁膜（１０２）の所望の位置にリンドープされた
ポリシリコンからなるコンタクト（１０３）を形成し
た。
【００５７】次に、コンタクト上には膜厚１００ｎｍで
シリコン拡散バリア層（１１０）であるＴｉＮと膜厚３
００ｎｍの第１のＲｕＯ2（１１２）を続けて、反応性
スパッタ法により積層した後、レジストを用いて露光、
エッチングし所望の大きさに加工した。さらに、この上
に第２のＲｕＯ2（１１１）を反応性スパッタ法により
形成した。ここで第２のＲｕＯ2膜厚は、隣接する半導
体容量素子間で導通しない程度の膜厚に設定されてい
る。この表面に実施例１と同様にしてＢＳＴ膜（１０
６）、上部電極（１０７）を形成した。
【００５８】本製造工程では、第２のＲｕＯ2形成方法
として、ステップカバレッジの悪い物理蒸着法である反
応性スパッタ法を用いているので、第２のＲｕＯ2をパ
ターニングする工程等を行わなくとも電極間に断線（１
１３）が生じ、隣接する半導体容量素子間を電気的に分
離することができる。このため工程数の増加を防ぐこと
ができる。同様の効果は、第２のＲｕＯ2を同じ物理蒸
着法である蒸着法により形成した場合でも得ることがで
きる。
【００５９】このような形成方法で、高誘電率容量膜の
成膜温度を変えて半導体容量素子を製作し、また比較例
３として、第２のＲｕＯ2を設けなかった従来の容量素
子構造を同様に高誘電率容量膜の成膜温度を変えて製造
した。これらの素子のコンタクト抵抗を評価した結果を
図１１に示す。
【００６０】この図から明らかに、第２のＲｕＯ2（１
１１）を形成しない場合、ＢＳＴの成膜温度の増加に伴
い、シリコン拡散バリア層が酸化し、コンタクト抵抗の
増加を招き、結果的に容量素子として機能しなくなる
が、第２のＲｕＯ2（１１１）を形成した容量素子はＢ
ＳＴの成膜温度が増加しても、シリコン拡散バリア層へ
の酸素の拡散が第２のＲｕＯ2（１１１）層により押さ
えられ、酸化しにくいため低いコンタクト抵抗が保たれ
ている。
【００６１】即ち、このような、基板をシリコン基板と
し、電極に対するシリコンの拡散を防止するような膜を
設けた場合に有効である。ここでは、シリコン拡散バリ
ア層としてＴｉＮ膜、酸素拡散バリア層としてＲｕＯ2
層を例に説明したが、シリコン拡散バリア層が、Ｔｉ
Ｎ、ＴｉＯ2およびＴｉＳ2からなる群より選ばれる少な
くとも１種の材料よりなり、前記酸素拡散バリア層が、
ＲｕＯ2、Ｒｕ、ＩｒＯ2、Ｉｒ、ＷおよびＷＮxからな
る群より選ばれる少なくとも１種の材料よりなる場合に
効果がある。
【００６２】尚、この実施例の構造は、下部電極構造が
エッジを有しない立体形であるため、ＢＳＴの膜にシー
ムが発生しにくい構造であり、リーク電流の低減も同時
に達成できた。
【００６３】［実施例６］図１２は本発明の実施例６を
説明するための半導体容量素子の断面図である。本実施
例の構造は実施例５で示した構造において、下部電極直
下の層間絶縁膜（１０２）の膜厚を５００ｎｍとし、そ
れ以外の部分の層間絶縁膜（１０２）の膜厚を３００ｎ
ｍと薄くし、電極の立体構造の付け根部分（１０９）
を、層間絶縁膜に設けたものである。
【００６４】比較例４として、第２のＲｕＯ2を設け
ず、また、下部電極直下の層間絶縁膜の厚さを他の部分
と同じ厚さに設定した従来の半導体容量素子を作製し
た。
【００６５】図１３（ａ）、（ｂ）はそれぞれ比較例４
と実施例６による容量素子各々１００ヶの１Ｖでのリー
ク電流分布を比較した図である。図の横軸は１Ｖでのリ
ーク電流、縦軸が半導体容量素子の個数に対応してい
る，比較例４の構造の半導体容量素子は１×１０-6Ａ／
ｃｍ2のリーク電流を示すもののほかに、ショートする
ものが多い分布を持っている、一方、本実施例で示した
構造を有する半導体容量素子はすべて４×１０-9Ａ／ｃ
ｍ2のリーク電流を示している。
【００６６】本実施例で、下部電極上部に実施例１およ
び２で述べたような絶縁膜（１０５）を形成しなくて
も、リーク電流が４×１０-9Ａ／ｃｍ2という小さい値
を示すのは第２のＲｕＯ2（１１１）構造が滑らかで、
極端なエッジを有していないため、ＢＳＴ膜中にシー
ム、クラック等が発生しないこと、および電極構造の付
け根部分でシームやクラックが発生しても電極と直接接
触しないことによる。
【００６７】［実施例７］実施例６の製造方法では、素
子間の層間絶縁膜の上に第２のＲｕＯ2が残っていた
が、さらに素子間の絶縁性を確保するために、図１４に
示すように素子間の第２のＲｕＯ2を取り除くようにし
てもよい。この製造方法を図１５（ａ）〜（ｃ）に示
す。
【００６８】図１５（ａ）に示すように、実施例６と同
様に下部電極直下の層間絶縁膜（１０２）の膜厚を５０
０ｎｍ、それ以外の層間絶縁膜（１０４）の膜厚は３０
０ｎｍと薄くなるように加工した。この上に第２のＲｕ
Ｏ2（１１１）を形成した後（図１５（ｂ））、第２の
ＲｕＯ2（１１１）が加工された素子間で断線（１１
３）するまでエッチバックを行った（図１８（ｃ））。
この後実施例６と同様にしてＢＳＴ膜（１０６）、上部
電極（１０７）を形成して図１４に示した半導体容量素
子を完成した。
【００６９】この製造工程を用いることにより第１のＲ
ｕＯ2およびＴｉＮ（１１０）側面の第２のＲｕＯ2膜厚
を、実施例６での製造方法よりも、エッチバツク条件に
より広い範囲で制御することができる利点がある。ま
た、断線（１１３）を大きく取ることができるので、容
量素子間の第２のＲｕＯ2断線不足によるショートの可
能性を小さくし、素子間の絶縁分離を確実に行うことが
できる。
【００７０】なお、図１６で示すように下部電極上面に
絶縁体を設けることもできる。
【００７１】［実施例８］図１７はこの実施例を説明す
るための半導体容量素子の断面図である。本実施例は実
施例２において、下部電極上面に絶縁膜を設けなかった
以外は同様にして製造した。この構造自体は、特開平６
−２６８１５６に記載の半導体容量素子と同等である
が、特開平６−２６８１５６では、容量膜の形成に物理
的堆積法を用いて製造したのに対して、本実施例では化
学的堆積法を用いた点が異なっている。
【００７２】この効果の違いを図１８に示した。即ち、
（ａ）は物理的堆積法であるスパッタ膜を用いた場合、
（ｂ）は化学的堆積法であるＣＶＤ膜を用いた場合であ
り、各々１００ヶの１Ｖでのリーク電流分布を比較した
図である。高誘電率容量膜にはいずれも多結晶ＢＳＴで
ある。
【００７３】この結果より、ＣＶＤ膜の方がスパッタ膜
に比べてばらつきが小さく、より効果的にリーク電流特
性の向上を図ることができることがわかる。これはＣＶ
Ｄ法に比べて、スパッタ法の方が粒子の指向性が大きく
スパッタ粒子が一方向からのみ電極表面に到達し、表面
の凹凸を十分に被覆することができず、下部電極側面で
容量膜膜厚の不均一や膜質の劣化が起きるためと考えら
れる。
【００７４】
【発明の効果】本発明によれば、立体的に加工された下
部電極と高誘電率容量膜を用いた半導体容量素子におい
て、リーク電流が低減された半導体容量素子の構造およ
びその製造方法を提供することができる。
【００７５】また、本発明によればシリコン拡散バリア
層を用いた場合であっても、コンタクト抵抗が増加する
ことのない半導体容量素子の構造およびその製造方法を
提供することができる。
【図面の簡単な説明】
【図１】実施例１の半導体容量素子の断面図である。
【図２】図１に示した半導体容量素子の製造方法を示し
た断面図である。
【図３】従来の半導体容量素子の断面図である。
【図４】実施例１の半導体容量素子と比較例１の半導体
容量素子のリーク電流を比較した図である。
【図５】ＢＳＴ膜としてアモルファスを用いた場合と多
結晶を用いた場合の誘電率とリーク電流特性を比較した
図である。
【図６】本発明の実施例２の半導体容量素子の断画図で
ある。
【図７】実施例１および２で作製した半導体容量素子各
々１００ヶの１Ｖ印加時のリーク電流分布を示した図で
ある。 （ａ）実施例１ （ｂ）実施例２
【図８】その他の本発明の半導体容量素子の例を示した
図である。
【図９】（ａ）絶縁膜形成温度とリーク電流の関係を示
した図である。 （ｂ）ＢＳＴ成膜温度とリーク電流の関係を示した図で
ある。
【図１０】実施例５の半導体容量素子の断面図である。
【図１１】実施例５の半導体容量素子と、第２のＲｕＯ
2を形成しなかった比較例３の半導体容量素子のＢＳＴ
成膜温度に対するコンタクト抵抗を示した図である。
【図１２】実施例６の半導体容量素子の断面図である。
【図１３】実施例６の半導体容量素子と比較例４の半導
体容量素子の各々１００ヶの１Ｖ印加時のリーク電流分
布を示した図である。
【図１４】実施例７の半導体容量素子の断面図である。
【図１５】実施例７の半導体容量素子の製造工程を示し
た図である。
【図１６】本発明の半導体容量素子のその他の例を示す
断面図である。
【図１７】実施例８の半導体容量素子を示した図であ
る。
【図１８】ＢＳＴの成膜方法として、スパッタ法を用い
た場合（従来例（ａ））とＣＶＤ法を用いた場合（実施
例８（ｂ））の、半導体容量素子の各々１００ヶの１Ｖ
印加時のリーク電流分布を示した図である。
【図１９】容量膜として高誘電率材料を用いた場合の膜
欠陥の発生を示した図である。
【図２０】従来の技術を示した図である。
【符号の説明】
１０１ 半導体基板（シリコン基板） １０２ 層間絶縁膜（ＳｉＯ2層間絶縁膜） １０３ コンタクト １０４ 下部電極膜 １０５ 絶縁膜 １０６ 高誘電率容量膜 １０７ 上部電極膜 １０８ 立体形の下部電極構造の付け根部分 １０９ 立体形の下部電極構造の付け根部分 １１０ シリコン拡散バリア層（ＴｉＮ） １１１ 第２のＲｕＯ2層 １１２ 第１のＲｕＯ2層 １１３ 断線部 ２０１ シーム ［Ａ］ 立体形の下部電極の付け根部分 ［Ｂ］ 立体形の下部電極上面から側面にかけての電
極コーナー部分 ［Ｃ］ 下部電極側面
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上の層間絶縁膜上に設けられ
    た立体形の下部電極と、この下部電極を覆う高誘電率容
    量膜と、さらにこの高誘電率容量膜を覆う上部電極とを
    有する半導体素子において、 前記下部電極の形状が概ね直方体であって、その上面全
    面に接して絶縁膜が設けられ、前記高誘電率容量膜がこ
    の下部電極およびその上面全面を覆う絶縁膜を覆って積
    層されていることを特徴とする半導体容量素子。
  2. 【請求項２】 前記絶縁膜が、６００℃以下の温度で成
    膜されるＳｉを主成分として含む酸化物膜または窒化物
    膜であることを特徴とする請求項１に記載の半導体容量
    素子。
  3. 【請求項３】 シリコン基板上の層間絶縁膜上に設けら
    れる、立体的に形成された下部電極の第一の導電性材料
    膜およびその下層のシリコン拡散バリア層と、高誘電率
    容量膜と、さらにこの高誘電率容量膜を覆う上部電極と
    を有する半導体素子において、 少なくとも前記下部電極の第一の導電性材料膜の下層で
    あるシリコン拡散バリア層の端部を覆って設けられる導
    電性の酸素拡散バリア層を有し、この導電性の酸素拡散
    バリア層は、下部電極に含まれ、前記高誘電率容量膜は
    前記酸素拡散バリア層表面をも覆って設けられることを
    特徴とする半導体容量素子。
  4. 【請求項４】 前記下部電極は、形状が概ね直方体をな
    す第一の導電性材料膜と、前記第一の導電性材料膜の外
    表面を覆う第二の導電性材料膜としても機能する導電性
    の酸素拡散バリア層からなり、 前記第二の導電性材料膜の外表面からなる前記下部電極
    形状は、エッジを有さない立体形をなすことを特徴とす
    る請求項３に記載の半導体容量素子。
  5. 【請求項５】 前記シリコン拡散バリア層が、ＴｉＮ、
    ＴｉＯ2およびＴｉＳ2からなる群より選ばれる少なくと
    も１種の材料からなり、 前記酸素拡散バリア層が、ＲｕＯ2、Ｒｕ、ＩｒＯ2、Ｉ
    ｒ、ＷおよびＷＮXからなる群より選ばれる少なくとも
    １種の材料からなることを特徴とする請求項３に記載の
    半導体容量素子。
  6. 【請求項６】 前記高誘電率容量膜が、次の（イ）〜
    （ニ）のいずれかの材料で形成されてなることを特徴と
    する請求項１〜５のいずれかに記載の半導体容量素子。 （イ）一般式ＡＢＯ3で表される誘電体（ただし、Ａは
    Ｂａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、ＬｉおよびＫからなる
    群より選ばれる少なくとも一種類以上の元素であり、Ｂ
    はＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｆｅ、ＺｎおよびＷ
    からなる群より選ばれる少なくとも一種類以上の元素で
    ある。） （ロ）一般式（Ｂｉ2Ｏ2）（Ｘm-1ＹmＯ3m+1）で表され
    る誘電体（ただし、ＸはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋお
    よびＢｉからなる群より選ばれる少なくとも一種類以上
    の元素であり、ＹはＮｂ、Ｔａ、ＴｉおよびＷからなる
    群より選ばれる少なくとも一種類以上の元素であり、ｍ
    は１〜５の正の整数を表す。） （ハ）Ｔａ2Ｏ5 （ニ）ＢａＭｇＦ4
  7. 【請求項７】 前記高誘電率容量膜の結晶状態は、単結
    晶、多結晶、または単結晶あるいは多結晶の結晶粒と非
    晶質との混合状態のいずれかであることを特徴とする請
    求項６に記載の半導体容量素子。
  8. 【請求項８】 前記高誘電率容量膜は、化学的気相成長
    法（ＣＶＤ法）によって形成される膜であることを特徴
    とする請求項６または７に記載の半導体容量素子。
  9. 【請求項９】 前記下部電極に含まれる形状が概ね直方
    体をなす導電性材料膜は、ＲｕＯ2、Ｒｕ、ＩｒＯ2、Ｉ
    ｒ、Ｗ、ＷＮX、ＴｉＮ、Ｔｉ、ＰｔおよびＰｄからな
    る群より選ばれる少なくとも一種類以上の材料からなる
    層を含む一層または多層積層構造であることを特徴とす
    る請求項１〜８のいずれかに記載の半導体容量素子。
  10. 【請求項１０】 形状が概ね直方体をなす前記下部電極
    は、ＲｕＯ2、Ｒｕ、ＩｒＯ2、Ｉｒ、Ｗ、ＷＮX、Ｔｉ
    Ｎ、Ｔｉ、ＰｔおよびＰｄからなる群より選ばれる少な
    くとも一種類以上の材料からなる層を含む一層または多
    層積層構造であって、前記絶縁膜ならびに高誘電率容量
    膜は、６００℃以下の温度で形成されてなる膜であるこ
    とを特徴とする請求項１または２に記載の半導体容量素
    子。
  11. 【請求項１１】 前記下部電極に含まれる形状が概ね直
    方体をなす導電性材料膜は、ＲｕＯ2、Ｒｕ、ＩｒＯ2、
    Ｉｒ、Ｗ、ＷＮX、ＴｉＮ、Ｔｉ、ＰｔおよびＰｄから
    なる群より選ばれる少なくとも一種類以上の材料からな
    る層を含む一層または多層積層構造であって、前記高誘
    電率容量膜は、６００℃以下の温度で形成されてなる膜
    であることを特徴とする請求項４に記載の半導体容量素
    子。
  12. 【請求項１２】 前記下部電極に含まれる形状が概ね直
    方体をなす導電性材料膜直下の層間絶縁膜膜厚が、その
    他の部分の層間絶縁膜膜厚より厚いことを特徴とする請
    求項１〜１１のいずれかに記載の半導体容量素子。
  13. 【請求項１３】 前記高誘電率容量膜は、化学的気相成
    長法（ＣＶＤ法）によって形成される膜であることを特
    徴とする請求項１２に記載の半導体容量素子。
  14. 【請求項１４】 半導体基板上に層間絶縁膜を形成する
    工程と、 層間絶縁膜の所定の位置にコンタクトを形成する工程
    と、 コンタクトを形成した層間絶縁膜の面上に下部電極とな
    る導電性材料膜を形成する工程と、 この導電性材料膜の表面に絶縁膜を形成する工程と、 この絶縁膜をパターニングする工程と、 パターニングした絶縁膜をマスクとして導電性材料膜を
    パターニングして、パターニングされた導電性材料膜の
    全上面にマスクとした絶縁膜を有する概ね直方体の形状
    の下部電極を形成する工程と、 この下部電極およびその上面全面を覆う絶縁膜を高誘電
    率容量膜で被覆する工程と、 この高誘電率容量膜を上部電極膜で被覆する工程とを有
    する請求項１記載の半導体容量素子の製造方法。
  15. 【請求項１５】 シリコン基板上に層間絶縁膜を形成す
    る工程と、 層間絶縁膜の所定の位置にコンタクトを形成する工程
    と、 コンタクトを形成した層間絶縁膜の面上にシリコン拡散
    バリア層を形成する工程と、 シリコン拡散バリア層の表面に下部電極の第一の導電性
    材料膜となる導電性材料膜を形成する工程と、 この導電性材料膜とその下層のシリコン拡散バリア層を
    パターニングして、概ね直方体形状に下部電極の第一の
    導電性材料膜およびその下層のシリコン拡散バリア層と
    を立体的に形成する工程と、 少なくともこの下層のシリコン拡散バリア層端部を覆
    い、かつ隣接する下部電極間との導通を生じないように
    導電性の酸素拡散バリア層を形成する工程と、 この導電性の酸素拡散バリア層を含んでなる下部電極
    を、この導電性の酸素拡散バリア層表面をも覆うように
    高誘電率容量膜で被覆する工程と、 この高誘電率容量膜を上部電極膜で被覆する工程とを有
    する請求項３記載の半導体容量素子の製造方法。
  16. 【請求項１６】 請求項１５に記載の半導体容量素子の
    製造方法に含まれる、少なくともこの下層のシリコン拡
    散バリア層端部を覆い、かつ隣接する下部電極間との導
    通を生じないように導電性の酸素拡散バリア層を形成す
    る工程において、 第二の導電性材料膜としても機能する前記導電性の酸素
    拡散バリア層を、この概ね直方体の形状の下部電極の第
    一の導電性材料膜の表面を覆い、かつ隣接する下部電極
    間との導通を生じないように形成して、下部電極を形成
    することを特徴とする請求項４記載の半導体容量素子の
    製造方法。
  17. 【請求項１７】 前記高誘電率容量膜で被覆する工程
    を、化学的気相成長法（ＣＶＤ法）で行うことを特徴と
    する請求項１４〜１６のいずれかに記載の半導体容量素
    子の製造方法。
  18. 【請求項１８】 前記の導電性材料膜をパターニングす
    る工程と同時または引き続いて、 層間絶縁膜をエッチングして、前記パターニングされた
    導電性材料膜直下の層間絶縁膜膜厚が、その他の部分の
    層間絶縁膜の膜厚より厚くなるように、層間絶縁膜のエ
    ッチングを行う工程をさらに含むことを特徴とする請求
    項１４〜１７のいずれかに記載の半導体容量素子の製造
    方法。
JP9140384A 1997-05-29 1997-05-29 半導体容量素子構造および製造方法 Expired - Fee Related JP3060995B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9140384A JP3060995B2 (ja) 1997-05-29 1997-05-29 半導体容量素子構造および製造方法
CNA031284477A CN1516280A (zh) 1997-05-29 1998-05-28 有高介电常数的电介质和厚电极的电容器及其制造方法
CNB981150713A CN1135627C (zh) 1997-05-29 1998-05-28 有高介电常数的电介质和厚电极的电容器及其制造方法
US09/086,603 US6046489A (en) 1997-05-29 1998-05-29 Capacitor with high-dielectric-constant dielectric and thick electrode and fabrication method thereof
KR1019980019929A KR100304135B1 (ko) 1997-05-29 1998-05-29 고유전율유전체및두꺼운전극을갖는커패시터및그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9140384A JP3060995B2 (ja) 1997-05-29 1997-05-29 半導体容量素子構造および製造方法

Publications (2)

Publication Number Publication Date
JPH10335602A JPH10335602A (ja) 1998-12-18
JP3060995B2 true JP3060995B2 (ja) 2000-07-10

Family

ID=15267569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9140384A Expired - Fee Related JP3060995B2 (ja) 1997-05-29 1997-05-29 半導体容量素子構造および製造方法

Country Status (4)

Country Link
US (1) US6046489A (ja)
JP (1) JP3060995B2 (ja)
KR (1) KR100304135B1 (ja)
CN (2) CN1135627C (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7641685B2 (en) * 1996-05-03 2010-01-05 Medinol Ltd. System and method for delivering a bifurcated stent
US6399521B1 (en) * 1999-05-21 2002-06-04 Sharp Laboratories Of America, Inc. Composite iridium barrier structure with oxidized refractory metal companion barrier and method for same
JP3415487B2 (ja) * 1999-06-14 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体素子の製造方法
US6312988B1 (en) * 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
KR100403611B1 (ko) * 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
JP4883836B2 (ja) * 2000-12-27 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6791133B2 (en) * 2002-07-19 2004-09-14 International Business Machines Corporation Interposer capacitor built on silicon wafer and joined to a ceramic substrate
JP4569924B2 (ja) * 2005-04-08 2010-10-27 エルピーダメモリ株式会社 半導体装置の製造方法
CA2848271A1 (en) 2013-04-02 2014-10-02 LVL Studio Inc. Clear screen broadcasting
KR102257978B1 (ko) * 2014-03-17 2021-05-31 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200101762A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2503689B2 (ja) * 1989-11-17 1996-06-05 三菱電機株式会社 半導体記憶装置
JP3125353B2 (ja) * 1990-09-26 2001-01-15 松下電器産業株式会社 半導体記憶装置およびその製造方法
JP2788835B2 (ja) * 1993-03-17 1998-08-20 日本電気株式会社 薄膜キャパシタおよびその製造方法
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2820014B2 (ja) * 1993-12-27 1998-11-05 日本電気株式会社 記憶素子
KR0144932B1 (ko) * 1995-01-26 1998-07-01 김광호 반도체 장치의 캐패시터 및 그 제조방법
JP2802262B2 (ja) * 1995-06-26 1998-09-24 現代電子産業株式会社 半導体素子のキャパシター製造方法
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
JP3426420B2 (ja) * 1995-08-21 2003-07-14 三菱電機株式会社 半導体記憶装置およびその製造方法
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
US5872697A (en) * 1996-02-13 1999-02-16 International Business Machines Corporation Integrated circuit having integral decoupling capacitor
JPH09270498A (ja) * 1996-03-29 1997-10-14 Nippon Steel Corp 半導体記憶装置の製造方法
US5671175A (en) * 1996-06-26 1997-09-23 Texas Instruments Incorporated Capacitor over bitline DRAM cell
KR100226772B1 (ko) * 1996-09-25 1999-10-15 김영환 반도체 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
CN1516280A (zh) 2004-07-28
US6046489A (en) 2000-04-04
KR100304135B1 (ko) 2001-10-19
JPH10335602A (ja) 1998-12-18
CN1135627C (zh) 2004-01-21
CN1208965A (zh) 1999-02-24

Similar Documents

Publication Publication Date Title
JP2682392B2 (ja) 薄膜キャパシタおよびその製造方法
US6211005B1 (en) Methods of fabricating integrated circuit ferroelectric memory devices including a material layer on the upper electrodes of the ferroelectric capacitors thereof
US7023043B2 (en) Top electrode in a strongly oxidizing environment
US5656852A (en) High-dielectric-constant material electrodes comprising sidewall spacers
US6097051A (en) Semiconductor device and method of fabricating
US7413949B2 (en) Capacitor and method for fabricating the same
KR20010072072A (ko) 높은 ｋ 유전 캐패시터 및 관련 전극에 대한 우수한 스텝커버리지 및 인터페이스 제어를 위한 방법 및 장치
US6432767B2 (en) Method of fabricating semiconductor device
US5847423A (en) Semiconductor device having a thin film capacitor and a resistance measuring element
JP3060995B2 (ja) 半導体容量素子構造および製造方法
US5585998A (en) Isolated sidewall capacitor with dual dielectric
JP2788835B2 (ja) 薄膜キャパシタおよびその製造方法
US6887752B2 (en) Semiconductor memory and process for fabricating the same
US6331442B1 (en) Pre-patterned contact fill capacitor for dielectric etch protection
US6368910B1 (en) Method of fabricating ruthenium-based contact plug for memory devices
JP3741167B2 (ja) 高誘電率キャパシタの下部電極の形成方法
JP3323607B2 (ja) 半導体記憶装置の製造方法
JP2000208732A (ja) 集積回路コンデンサおよび関連した製造方法
US5801916A (en) Pre-patterned contact fill capacitor for dielectric etch protection
JPH0563156A (ja) 半導体装置の製造方法
US20020125524A1 (en) Semiconductor device and method of manufacturing same
US6333534B1 (en) Semiconductor device and method of fabricating
JP3340917B2 (ja) 誘電体薄膜素子
JP3303788B2 (ja) 半導体集積回路の電極構造の製造方法
JP3171173B2 (ja) キャパシタ構造及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees