JPH0982760A - 半導体装置、半導体素子およびその半田接続部検査方法 - Google Patents

半導体装置、半導体素子およびその半田接続部検査方法

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JPH0982760A
JPH0982760A JP8170412A JP17041296A JPH0982760A JP H0982760 A JPH0982760 A JP H0982760A JP 8170412 A JP8170412 A JP 8170412A JP 17041296 A JP17041296 A JP 17041296A JP H0982760 A JPH0982760 A JP H0982760A
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solder
semiconductor element
semiconductor device
semiconductor
main surface
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JP8170412A
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Yasushi Shizuki
康 志津木
Yuji Izeki
裕二 井関
Kunio Yoshihara
邦夫 吉原
Hiroshi Yamada
浩 山田
Masayuki Saito
雅之 斉藤
Naoko Ono
直子 小野
Kazuki Tateyama
和樹 舘山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】本発明は、接続検査が容易なフリップチップ接
続構造を含む半導体装置と、その半田接続部検査方法を
提供する。 【解決手段】 半導体装置は、複数のパッド電極を有す
る配線基板と、配線基板に搭載された半導体素子と、半
導体素子を所定の距離をおいて取り囲むように形成され
たソルダーレジストと、半導体素子の端部に設けられた
複数の端子電極と、配線基板と半導体素子との間にギャ
ップを設け、かつパッド電極と端子電極とをそれぞれ電
気的に接続する複数の半田バンプを具備し、パッド電極
は、半導体素子の端子電極の実質的な下部から、半導体
素子の外側の前記ソルダーレジストまで延在する部分を
少なくとも含み、半田バンプは、半導体素子の外側に延
在するパッド電極上に広がった部分を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に半導体チップや半導体モジュールなどを基板に
搭載する半導体装置、およびそれに適した半導体素子、
および半導体装置の半田接続部検査方法に関する。
【０００２】
【従来の技術】近年エレクトロニクスの急速な発展に伴
い、電子機器の小型化、これに用いられる半導体装置の
小型化が進められている。小型化を進めるに当たって
は、構成部品のさらに高密度な実装が要求されている。
これに応える方法の１つとしてフリップチップ方式があ
る。
【０００３】図２６に、フリップチップ方式を用いた一
例として、特開平２−２３２９４７号公報に開示された
半導体装置の例を示す。
【０００４】図２６において、１は半導体チップ、２は
半導体チップ１の下面に設けられた端子電極である。ま
た、３は配線基板、４は配線基板３上に形成された配線
パターンであり、この配線パターン４と端子電極３とが
半田を用いたバンプ５によって接続されている。また６
はチップ固定用の接着剤である。
【０００５】このように、フリップチップ方式は、半導
体素子の電極上もしくは配線基板の電極上にバンプを形
成し、半導体素子上の電極と配線基板上の電極との位置
合せを行い、半導体素子を配線基板にマウント後、リフ
ローすることによって半導体素子と配線基板を接続する
半導体素子実装方式である。
【０００６】このようなフリップチップ方式の場合、ワ
イヤボンディング方式やＴＡＢ方式のように、半導体チ
ップ周辺に接続のためのスペースをとる必要がないので
高密度な実装が可能であり、かつ配線長が短くなるため
電気的特性が向上する。
【０００７】
【発明が解決しようとする課題】上述の特開平２−２３
２９４７号公報に開示された従来の半導体装置は、高密
度な実装が可能となる利点を持つ。しかしながらこの半
導体装置にも次に述べるような問題があった。
【０００８】この半導体装置においては、半導体チップ
１の実装にリフロー法を採用している。リフロー法は温
風リフロー、赤外線リフロー、ベーパーフェイズソルダ
リング等に区分されるが、いずれの手段の場合も、配線
基板３の配線パターン４上にバンプ５を印刷塗布し、次
いで印刷塗布したバンプ５上に半導体チップ１を位置決
め搭載した後、バンプ５を溶融、凝固させて配線基板３
に半導体チップを実装している。
【０００９】バンプ５を溶融させると、半田が流れて印
刷塗布した時の面積より広がる。この広がりの面積を一
定に制御することは、従来の半導体装置においては、困
難であった。一定に制御できないと、バンプ５と配線パ
ターン４との接触面積が一定とならず、半導体装置の信
頼性が低下してしまう。また、配線基板３上に複数の半
導体チップ１を実装する際に、より高密度の実装をしよ
うとすると、隣り合う半導体チップ１間の距離が近くな
ってくる。この場合、バンプ５の広がり面積が大きすぎ
ると、隣り合う半導体チップ１間の隣り合うバンプ５同
士が接触してしまう。これも半導体装置の信頼性が低下
する１因となる。
【００１０】また、半導体素子と配線基板をフリップチ
ップ接続したとき、接続部分が半導体素子の下側の領域
に配置されるため外観による接続検査を行うことが不可
能であった。従って、半導体素子の動作試験を行うま
で、半導体素子のと配線基板の接続不良（オープン、ブ
リッジ等）を発見できず、半導体装置の分留りの低下の
原因となっていた。
【００１１】本発明は上記の問題を解決し、高密度な実
装が可能で、しかも信頼性が優れた半導体装置を提供す
ることを第１の目的とする。
【００１２】さらに、半導体素子を配線基板上にフリッ
プチップ接続した半導体装置の半田接続部検査方法にお
いて、精度が良い半田接続検査方法を提供することを第
２の目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置（請求項１）は、主面とその主
面上に形成された複数のパッド電極を有する配線基板
と、前記配線基板の前記主面上に搭載され、前記配線基
板の前記主面と対向する主面を有する長方形の半導体素
子と、前記配線基板の前記主面において、前記半導体素
子を所定の距離をおいて取り囲むように形成されたソル
ダーレジストと、前記半導体素子の前記主面の端部に設
けられた複数の端子電極と、前記配線基板の前記主面と
前記半導体素子の前記主面との間にギャップを設け、か
つ前記複数のパッド電極と前記複数の端子電極とをそれ
ぞれ電気的に接続する複数の半田バンプとを具備し、前
記複数のパッド電極の各々は、前記半導体素子の前記複
数の端子電極の対応する１つの実質的な下部から、前記
半導体素子の外側の前記ソルダーレジストまで延在する
部分を少なくとも含み、前記複数の半田バンプの各々
は、前記複数のパッド電極の対応する１つの、前記半導
体素子の外側に延在する部分上に広がった部分を有する
ことを特徴とする。
【００１４】上記半導体装置において、前記半導体素子
と前記ソルダーレジストとの間の前記所定の距離をｄと
するとき、０．０２ｍｍ≦ｄ≦１ｍｍの関係を満足する
ことが望ましい。
【００１５】また、前記半導体素子と前記ソルダーレジ
ストとの間の前記所定の距離をｄとし、前記半導体素子
の長辺の長さをＤとするとき、０．００５≦ｄ／Ｄ≦
０．２５の関係を満足することが望ましい。
【００１６】また、前記半導体素子と前記ソルダーレジ
ストとの間の前記所定の距離をｄとし、前記パッド電極
の前記半導体素子の側面に沿った方向の幅をＷとすると
き、ｄ≦Ｗの関係を満足することが望ましい。
【００１７】本発明によれば、バンプのうち、半導体素
子の外周部に形成される半田の面積が、この部分で半田
に接するソルダーレジストによって一定となるので、バ
ンプと配線パターン（パッド電極）との接触面積を一定
にすることができる。しかも半田はソルダーレジストで
せき止められるので、隣り合う半導体部品間の隣り合う
バンプ同士の半田が連結するのを防止することもでき
る。これらにより、フリップチップ方式による高密度な
実装を生かしつつ、信頼性に優れた半導体装置を得るこ
とができる。
【００１８】その上、上記レジストが半導体素子の端部
から一定距離離れて形成されているので、上面から見た
場合バンプの半田が半導体素子の外周部に延在してい
る。すなわちバンプの半田が半導体素子からはみ出して
いるので、バンプを接続した後に行う半導体装置の接続
検査が容易になるという利点も持つ。
【００１９】また、本発明の半導体装置用の半導体素子
（請求項５）は、主面と４つの側辺を有する長方形の基
板と、前記基板の前記４つの側辺の少なくとも１つの側
辺に沿って前記主面上に形成され、前記少なくとも１つ
の側辺に平行な第１の側辺対とこれに垂直な第２の側辺
対とを有し、前記基板上に形成された第１の金属電極
と、前記第１の金属電極上に形成された半田に濡れない
材料から成る第２の金属電極との積層構造を有する複数
の端子電極と、前記複数の端子電極の各々の上に形成さ
れ、前記複数の端子ド電極の各々の前記第１の側辺対の
長さより小さい長さを有する短辺と、前記短辺に垂直
で、前記第２の側辺対の長さを超えない長さを有する長
辺とからなる底面を有する直方体の金属コアと、前記金
属コアの、前記複数の端子電極の各々と接続する面以外
の面を被覆する半田層とを具備することを特徴とする。
【００２０】上記半導体素子の望ましい実施態様として
は、次が挙げられる。
【００２１】（１）前記金属コアの前記短辺が、前記第
１の側辺対の各々の上に位置する。
【００２２】（２）前記金属コアの前記短辺の中点が、
前記第１の側辺対の各々の中点に位置する。
【００２３】（３）前記金属コアの前記長辺の長さが、
前記第２の側辺対の長さに一致する。 （４）前記金属コアの重心が、前記複数の端子電極の各
々の重心上に位置する。 （５）前記第２の金属電極を、チタンで形成する。
【００２４】（６）前記第２の金属電極は、前記第１の
金属電極と密着性が良いことが望ましい。
【００２５】（７）前記金属コアを被覆する半田層を上
方より見たとき、前記金属コアの短辺方向の前記半田層
の最外点が、前記複数の端子電極の各々の内部に納まっ
ている。
【００２６】さらに、端子電極および金属コアは、実質
的に楕円形とすることもできる。
【００２７】本発明によれば、半田バンプが隣接する方
向の半田バンプの幅を小さくすることができるので、半
田バンプ間の距離を狭くできる。この結果実装密度を向
上することができる。
【００２８】本発明の半田接続部の検査方法（請求項
６）は、配線基板上に設けられ、表面が金と銅のいずれ
かから成る配線導体に、半田が被覆される半田接続部を
有する半導体装置の半田接続部検査方法において、前記
配線導体上の前記半田付け部に４８０ｎｍ以下、もしく
は５８０ｎｍ以上のいずれかの波長の光を照射するステ
ップと、前記半田付け部よりの反射光を検知するステッ
プと、前記反射光の強度から、その反射光が前記配線導
体の前記表面から反射されたものか、前記半田から反射
されたものかを識別し、前記半田付け部に前記半田が存
在するか否かを検出するステップとを具備することを特
徴とする。
【００２９】前記光は単色光であることが好ましい。
【００３０】また、前記単色光の波長が３８０ｎｍ以上
４８０ｎｍ以下、あるいは５８０ｎｍ以上７７０ｎｍ以
下であることがより好ましい。
【００３１】本発明によれば、配線導体材料と半田材料
における反射強度のコントラストが大きくなるため、配
線導体上の半田の有無を精度良く判断することができ
る。従って、良好な接続と接続不良を精度よく判別でき
る。
【００３２】また、この検査方法は電気検査よりも前に
接続不良を検出できるため、接続不良を早期に発見、リ
ペアすることにより、半導体装置の製造歩留まりを向上
させることができる。さらに、Ｘ線による検査と比較し
て安全かつ経済的に接続検査を行うことができる。
【００３３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。 （第１の実施形態）図１に本発明の第１の実施形態に係
わる半導体装置の上面図および断面図を示す。図１
（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ａ’断
面図である。
【００３４】図１においては、半導体素子として半導体
チップ１１を用いている。半導体チップ１１の下面に
は、複数の端子電極１２が設けられている。また、半導
体チップ１１は、樹脂を用いた配線基板１３上に設けら
れた配線パターン（パッド電極）１４と、端子電極１２
とをバンプ１５によって電気的に接続することにより搭
載されている。
【００３５】このバンプ１５は、半田１５1 と、Ｃｕな
どを用いた金属コア１５2 とより構成されている。さら
に、半田１５1 のうち半導体チップ１１の外周部に形成
された部分は、配線パターン１４上に形成された樹脂を
用いたソルダーレジスト１７と接している。
【００３６】半導体チップ１１の配線基板１３への実装
にはリフロー法を用いる。具体的には次のようにして行
う。まず図２に示すように、半導体チップ１１の端子電
極１２上に金属コア１５2 を形成し、半田１５1 で被覆
して半田バンプ１５を形成しておく。
【００３７】そして半導体チップ１１を配線基板１３上
の配線パターンに位置決め搭載し、バンプ１５の半田１
５1 を溶融させ、その後冷却して半田１５1 を凝固させ
る。こうして端子電極１２と配線パターン１４とはバン
プ１５によって電気的に接続され、半導体チップ１１
が、配線基板１２上に実装される。このとき溶融した半
田１５は、半田の濡れ性の良い配線パターン１４の上を
流れて広がり、ソルダーレジスト１７によって堰とめら
れる。半田バンプ１５の半田１５1 の量と配線導体１４
のソルダーレジスト１７で覆われていない部分（すなわ
ち半田付け用のパッド電極）の面積を適切に設定するこ
とにより、バンプ１５と配線パターン１４との接触面積
を一定にすることができる。
【００３８】しかも半田１５1 は、ソルダーレジスト１
７により堰止められているので、例えば隣り合う半導体
チップ１１間の隣り合うバンプ１５同士が近接した場
合、半田１５1 を通じて互いに連結するのを防止するこ
ともできる。もしこのような連結が生じると、各々の接
続部における半田量にばらつきが生じて、接続の信頼性
を劣化させることになる。
【００３９】以上により、フリップチップ方式による高
密度な実装を生かしつつ、信頼性に優れた半導体装置を
得ることができる。この実施形態では、図１（ａ）に示
すように上面から見た場合の半導体チップ１１の外周部
にも半田１５1 が形成されている。換言すれば、上面か
ら見た場合、半導体チップ１１から半田がはみ出してい
る。
【００４０】フリップチップ方式で通常知られているも
のは、半田が半導体チップ外周部には形成されない。こ
のため、端子電極と配線パターンとが接続されているど
うかの接続検査が難しい。これに対し、本実施形態は半
田１５1 がはみだしているので、接続検査を容易に行う
ことができる。
【００４１】このはみ出している部分の長さｄは、０．
０２ｍｍ≦ｄ≦１ｍｍの範囲が好ましい。０．０２ｍｍ
以上が好ましい理由は以下の通りである。この検査の方
法としては、目視や光学検査あるいはプローブ針を当て
ることによる電気検査などが考えられるが、例えば電気
検査の場合、プローブ針があたるセンシングスポット
は、小さくても０．０２ｍｍ程度であり、ｄが０．０２
ｍｍより小さくなると検査が困難になってしまう。光学
検査を行う場合でも、ｄはある程度大きいほうが、検査
を簡単にするという観点から好ましい。さらに、０．０
２ｍｍよりも大きいと、配線パターン１４とバンプ１５
との接触面積が十分に取れ、接続強度の面からも好まし
い。
【００４２】また１ｍｍ以下が好ましい理由は次の通り
である。ｄが大きすぎると、まず半導体チップ間を狭く
できないため高密度な実装が困難になる。さらには外周
部に流れる半田１５1 の量が増えるため、バンプに使用
する半田１５1 の量が増大し、バンプピッチを狭くする
高密度な実装が困難になる。
【００４３】以上と同様な理由で、半導体チップの長手
方向の長さＤと前述のｄとの比は、０．００５≦ｄ／Ｄ
≦０．２５の範囲が好ましい。また図１（ｂ）に示す
ｈ，すなわち半導体チップ１１と配線基板１３との間隔
はおよそ０．１ｍｍである。
【００４４】次に図３（ａ）に図１の１部を拡大した断
面図を示す。図中、ｈ1 はソルダーレジスト１７の厚さ
（十数μｍ）であり，ｈ2 はレジストによりせき止めら
れた半田端部における半田１５1 の厚さである。図３
（ａ）では、リフローした半田１５1 は外周部におい
て、ｈ1 の高さよりも低いｈ2 の高さとなる。
【００４５】図３（ａ）からわかるように、半田１５1
が配線パターン１４に良好に濡れた場合、ソルダーレジ
スト１７によってせき止められる半田１５1 は丸みを帯
びた形状となる。これは、ソルダーレジストが半田に濡
れないことと半田の表面張力に因る現象である。また、
半田１５1 のその他の端部、例えば配線導体の幅方向の
両端部も半田の表面張力により曲面を成す。
【００４６】例えば光学的な接続検査を行う時に、半田
１５1 の丸みを帯びた部分とその他の平坦な部分は検査
光の反射方向が異なる。このため、丸みを帯びた部分か
らの反射光は受光器に検出されず、平坦な部分からの反
射光は受光器に検出される。これにより、半田１５1 が
どこまで流れたかを容易に知ることが出来る。
【００４７】一方、何らかの原因で半田１５1 が配線パ
ターン１４上に流れ出していない場合、すなわち接続不
良が起きている場合は、配線パターン１４は、半田１５
1 に覆われない。配線パターン１４は平坦であるので黒
く検知される。従って良好に濡れた場合と異なって、白
く検知される部分がないので、両者をコントラストの違
いにより区別でき、光学的な接続検査を容易に行うこと
ができる。なお、本実施例では、反射光が受光器に検出
された場合は画像に黒く表示され、検出されない場合
は、白く表示される検査装置の例で説明している。
【００４８】なお、半田１５1 が流れ出してはいるが、
ソルダーレジスト１７まで達していない場合も、バンプ
１５と配線パターン１４との接続は為されていると考え
られる。このような場合でも、半田１５1 の先端が丸み
を帯びて白く検知されるので、判別が可能である。
【００４９】このとき、光学検査に用いる入射光の波長
λは、ソルダーレジスト１７によって吸収される波長で
あることが望ましい。
【００５０】なお、後述するように配線パターン１４と
平坦な部分の半田１５1 の反射率の相違を利用して検査
を行うこともできる。
【００５１】また、図３（ｂ）にｈ1 ＜ｈ2 の場合を示
す。これは配線基板１３としてアルミナなどを使った場
合であり、ソルダーレジスト１７としてはクロムなどを
用いる。ｈ1 は数μｍとなる。このような場合でも、半
田１５1 の先端が丸みを帯びて白く検知されるので、判
別が可能である。
【００５２】上記のように、光の反射を利用して流れ出
した半田１５1 の先端もしくは輪郭を検出することがで
きるが、半田１５1 の部分が殆ど曲面であれば、この部
分をすべて白く検知することができるので、より確実な
検査を行うことができる。このような状態を作り出す条
件は、半導体チップ１１の外周からソルダーレジスト１
７までの距離ｄと配線パターン１４の幅Ｗ（図１に示
す）の関係をＷ≧ｄとすればよい。より詳細に説明する
と、半導体チップ１１と配線パターン１４が接続不良の
場合は、バンプ１５中の半田１５1 は配線アターン１４
を濡らさない。図４（ａ）は、このとき上面より光（例
えばＬＥＤ，レーザー）を当てた場合の検出器（例えば
ＣＣＤセンサー）の画像を示す。斜線を施した部分は光
が反射して検出器に検出されたことを示す。この場合、
上面から照射した光は反射面がすべて平面であるため、
入射光は殆ど反射して検出器に入る。
【００５３】一方配線パターン１４に半田１５1 が流れ
出している場合には、半田１５1 の部分が曲面状である
ため、入射光は散乱し、検出器で受光されない。従って
図４（ｂ）に示すように、半田１５1 に覆われた配線パ
ターン１４の部分は白く検知される。これにより、半田
の流れ出しを、コントラスト良く検出することができ
る。
【００５４】（第２の実施形態）図５に第２の実施形態
に係わる半導体装置の平面図を示す。図５では、図１と
同一部分には同一符号を付けてあり、以下同様とする。
【００５５】図５の半導体装置が図１の半導体装置と異
なる点は、ソルダーレジスト１７に開口部１８を設け、
隣り合う半田１５1 間にソルダーレジスト１７が介在す
るようにした点である。
【００５６】ソルダーレジスト１７が介在することによ
り、隣り合う半田１５1 がリフロー時に接触して短絡す
ることを防止できる。
【００５７】（第３の実施形態）図６に第３の実施形態
に係わる半導体装置の平面図を示す。
【００５８】図６の半導体装置が図５の半導体装置と異
なる点は、開口部１８を狭くして面積を小さくした点で
ある。
【００５９】開口部１８の面積が小さい、すなわち開口
部１８上の配線パターンの面積が小さいので、図２の半
導体チップと比較して半田１５1 の量を低減できる。す
なわちリフロー前のバンプ１５の大きさを小型化でき、
実装密度を向上できる。
【００６０】（第４の実施形態）図７に第４の実施形態
に係わる半導体装置の平面図を示す。
【００６１】図７の半導体装置が図５の半導体装置と異
なる点は、配線パターンを開口部１８からずらした点で
ある。
【００６２】これにより開口部１８上の配線パターンの
面積が小さくなる。従って図６の半導体装置と同様に半
田１５1 の量を低減でき、リフロー前のバンプ１５の大
きさを小さくできる。
【００６３】（第５の実施形態）図８に第５の実施形態
に係わる半導体装置の平面図を示す。
【００６４】この半導体装置が図１の半導体装置と異な
る点は、半導体チップ１１と配線基板１３との間にスペ
ーサ１９が設けられている点である。またバンプ１５に
金属コア１５2 がない点も異なる。
【００６５】スペーサ１９が設けられていることによ
り、金属コアがなくても半田１５1 をリフローしたとき
に半導体チップ１１と配線基板１３との間隔をスペーサ
１９の高さｈs 以上に保つことができる。
【００６６】（第６の実施形態）ここで図８および図９
に、図３のところで述べたのとは別の、本発明に係わる
半導体装置の光学検査による接続検査の方法を示す。
【００６７】図９に示すように、光源２０（例えばＬＥ
Ｄ、レーザー）から発した光２１は半田１５1 のリフロ
ー後であれば半田１５1 上を反射して受光器２２（例え
ばＣＣＤセンサー）に入る（図９（ａ））。また、リフ
ロー前であれば配線パターン１４上を反射して受光器２
２に入る（図９（ｂ））。
【００６８】一般に配線パターン１４は表面粗さが１０
０ｎｍ以上と粗いのに対し、半田１５1 は表面粗さが２
０ｎｍ以下でほぼ鏡面となることから、反射率の違いに
より両者を区別することができる。これにより半田１５
1 の接続検査を容易に行うことができる。
【００６９】また図１０は配線パターン１４上に導電性
塗料２３を塗布した場合を示す。この場合、図１０
（ｂ）に示すように、リフロー前であれば光２１は塗料
２３上を反射する。この場合も半田１５1 と塗料２３と
の反射率の違いにより接続検査が容易にできる。
【００７０】（第７の実施形態）図１０に第６の実施形
態に係わる半導体装置の断面図を示す。
【００７１】この半導体装置が図１の半導体装置と異な
る点は、ソルダーレジスト１７の先端が斜めにカットさ
れている点である。
【００７２】これにより光学検査を行う場合、ソルダー
レジスト１７が入射光２１を反射するような材料であっ
た場合にも、ソルダーレジスト１７の端部で反射された
光２１は受光器２２に入らない。従ってソルダーレジス
ト１７と配線導体１４の反射光のコントラストが大きく
とれ、ソルダーレジスト１７と配線導体１４の境目の区
別が明瞭につき、検査が容易になる。
【００７３】（第８の実施形態）図１２に第８の実施形
態に係わる半導体装置の断面図を示す。この実施例は半
導体部品として、半導体チップや回路を一体化した半導
体モジュール３１を用いている。この半導体モジュール
３１の下面からの斜視図を図１３に示す。
【００７４】半導体モジュール３１は、モジュール用基
板３８上に半導体チップ１１や受動部品３９を設けてこ
れらを配線パターン１４によってつなぎ、これらの半導
体チップなどを搭載した側をキャップ４０によって覆っ
ている。モジュール用基板３８の反対の面には端子電極
３２が設けられていて、半導体チップ１１や受動部品３
９は、モジュール用基板３８を貫通して設けられたヴィ
ア４１によって端子電極３２に接続されている。端子電
極３２は配線基板３３上の電極３４（図１の配線パター
ン１４に相当する）と半田３５よりなるバンプを介して
接続されている。また配線基板３３の電極３４に隣接し
てソルダーレジスト３７が設けられている。
【００７５】この半導体装置はソルダーレジスト３７が
基板３３上に直接設けられ、配線パターン上に設けられ
ていない点が図１とは異なるが、図１とほぼ同様な効果
を得ることができる。
【００７６】光学検査をする場合には、半導体素子とし
て半導体チップを用いた前述の実施形態と同様な方法で
行うこともできるが、図１４に示すように、直上より光
線２１をバンプ３５のフィレット部分に当て、その反射
光を受光器２２で受光することにより検査することもで
きる。
【００７７】ここで図１５に半田３５の接続が正常な場
合と、過多・過小・浮き・無しの場合とを比較した図を
示す。正常な場合とその他の場合とでは光２１の反射の
仕方が異なるため、仕様に応じて受光器２２を適宜設置
することにより、接続検査が容易にできる。
【００７８】また接続検査はプローブを当てる電気検査
によって行うことも可能である。その状態を図１６に示
す。プローブ４３を半田３５に当てることにより接続検
査を行う。半田３５がはみ出しているため、このような
検査も容易にできる。
【００７９】（第９の実施形態）図１７に第９の実施形
態に係わる半導体装置の断面図を示す。
【００８０】この半導体装置が図１４と異なる点は、半
導体モジュール３１の外周部にある電極３４が、対応す
る端子電極３２の直下よりも外側にずれた位置に形成さ
れていることである。図１４の場合よりも電極３４を小
さくすることができるので、半田３５の量を減らすこと
ができる。これにより、電極３２および３４の間隔を狭
くすることができる。
【００８１】（第１０の実施形態）図１８に第１０の実
施形態に係わる半導体装置の平面図を示す。この半導体
装置では電極３４が半導体モジュール３１の外周部には
み出す部分を、はみ出さない部分よりも小さくしてい
る。これにより、半田３５の量の低減を図ることがで
き、図６、７と同様な効果を得ることができる。
【００８２】（第１１の実施形態）図１９に第１１の実
施形態に係わる半導体装置の断面図を示す。この半導体
装置が図１１の半導体装置と異なる点は、電極３４上に
ソルダーレジスト４４を設けてある点である。これによ
り、図１の半導体装置と同様な効果を得ることができ
る。
【００８３】以上の実施例では、半導体素子として半導
体チップや半導体モジュールを用いたが、半導体チップ
のみが内蔵されているバンプ端子付きパッケージ済み半
導体チップを用いることも可能である。
【００８４】またソルダーレジストとしてはチタンやア
ルミニウムなどを用いることもできる。その他、半田と
濡れ性の悪いものであれば何でもよく、要するに半田を
せき止める役割を果たせるものであれば何を用いても良
い。
【００８５】（第１２の実施形態）本実施形態は、半導
体チップ１１に形成される半田バンプ１５の構成に関す
るものである。図２０（ａ）は、半導体チップ１１の周
縁部に形成された半田バンプ１５の形成途中の平面図
で、図２０（ｂ）は図２０（ａ）のＢ−Ｂ’線に沿った
断面図である。図２１は、図２０（ｂ）の半導体チップ
１１を加熱して半田１５1 をリフローし、半田バンプ１
５を形成した状態を示す断面図である。これらの図面は
図２とは異なり、バンプ形成面が上（face up ）に描か
れている。
【００８６】本実施形態の特徴の１つは、半導体チップ
１１の電極１２と、半田バンプ１５の金属コア１５
2 （例えばＣｕ）との間に、半田の濡れ性が悪いバリア
メタル１５3 （例えばＴｉ）を挿入したことである。
【００８７】また、本実施形態の他の特徴は、バリアメ
タル１５3 の上に形成された金属コア１５2 の、半導体
チップのエッジに平行の方向の幅Ｗｃと、バリアメタル
１５3 の同方向の幅Ｗｅとの関係が、Ｗｅ＞Ｗｃとなっ
ていることである。電極１２およびバリアメタル１５3
は、通常正方形に形成されるので、金属コア１５2 の平
面形状は長方形に形成されることになる。
【００８８】このような構成にすると、リフローをした
とき半田１５1 は、バリアメタル１５3 に濡れないの
で、金属コア１５2 を核にして図２１のような卵型の断
面に変形し、その後凝固する。すなわち、半田バンプ１
５は半導体チップ１１のエッジに平行な方向にはスリム
な形状に形成される。従って、隣接した半田バンプ１５
同士が接触しにくくなり、半田バンプ１５の間の距離を
縮めることも可能となる。
【００８９】上記実施形態では、端子電極および金属コ
アの平面形状を正方形若しくは長方形としたが、形状は
これに限られるものではなく、図２２に示すような８角
形でも、ＦＩＧ．２３に示すように実質的な楕円（円）
であってもよい。
【００９０】（第１３の実施形態）本実施形態は、再び
半田接続の検査方法に関するものである。測定系は図１
１（ａ）に示すものと同じであり、具体的には、発光源
２０から選択された波長の光を配線導体１４上の半田１
５1 に照射し、その反射光を検出器２２で検出、反射強
度のコントラストから半田の有無を判断し、接続状態を
検査する。
【００９１】図１に示した半導体装置を例にとり、本発
明の接続検査方法を説明する。前述のように本発明の半
導体装置では、半導体素子１１の外形より外側に配線導
体１４が配置されている。配線導体の材料は、導体表面
が金あるいは銅で覆われていれば、特に限定されるもの
ではない。配線基板１３には、積層ガラスエポキシ基板
やポリイミドフレキシブル基板等が使用できる。本実施
例においては、配線導体の表面を金とし、配線基板の材
質を積層ガラスエポキシ基板とする。
【００９２】検査方法の説明の前に、検査に供する半導
体装置の製造方法を説明する。まず、図２と同様な半導
体チップ１１を準備する。半導体チップ１１上の半田バ
ンプ１５の金属コア１５2 は、銅、ニッケル、タングス
テン、半田１５1 より融点の高い半田等を用いることが
できる。バンプ１５は、金属コア１５2 上に半田１５1
が電気メッキ法により堆積されている。半導体素子１１
のサイズ、バンプ数は、任意とすることができる。
【００９３】フリップチップボンダーを用いて半導体チ
ップ１１を配線基板１３上のパッド電極（配線導体）１
４に位置合せし、バンプ１５と配線基板１３のパッド電
極１４を電気的、機械的に接触させる。このとき、配線
基板１３は加熱ステージ上に保持され、窒素雰囲気中で
２００℃以上に加熱されている。
【００９４】さらに、半導体チップ１１のバンプ１５と
配線基板１３のパッド電極１４が接触した状態で、半導
体チップ１１を保持するコレットを窒素雰囲気中で２０
０℃に加熱し、半田を溶融させて、半導体チップ１１と
配線基板１３を仮接続させる。
【００９５】最後に、窒素雰囲気中で２５０℃に加熱さ
れたリフロー炉中に、半導体チップ１１を搭載した配線
基板１３を通過させ本接続させる。以上の工程を実施す
ることにより、図１に示すように、半導体チップ１１が
配線基板１３にフリップチップ接続された半導体装置が
得られる。
【００９６】次に、本発明の接続検査法を説明する。図
１１に示すように、発光源２０から、選択された波長の
光を半田接続部分に照射し、その反射光を検出器２２で
検出する。さらに、その反射強度のコントラストの違い
から半田の有無を判断し、接続状態を検査する。
【００９７】発光源として重水素放電管、中空陰極ラン
プ、キセノンランプ、タングステンランプ等を使用でき
る。さらに、発光源から放出された光を分光器により単
色化することがより望ましい。分光器としては、プリズ
ムおよび回折格子が使用できる。さらに、発光源とし
て、Ｈｅ−Ｎｅレーザー、Ａｒレーザー、ルビーレーザ
ー，ＡｌＧａＡｓレーザーを使用してもよい。本実施例
においては、発光源２０として中空陰極ランプを用い、
陰極の元素の種類をＫとした。この場合、発生された光
の波長は７６０ｎｍである。
【００９８】図２４は、配線導体の表面が金である場合
の光の反射強度の波長依存性を示した図である。縦軸
は、標準白板を使用したときの反射強度を１００％と
し、黒を使用したときの反射強度を０〜３％とした相対
反射強度である。４８０ｎｍ以下で３０〜４０％である
のに対して、４８０〜５８０ｎｍで急激に大きくなり、
５８０ｎｍ以上で９０％程度になった。なお、配線導体
の表面が銅の場合も、同等な特性が得られることが確認
されている。
【００９９】また、図２５は、半田に光を照射したとき
の反射強度の波長依存性を示した図である。半田の場
合、反射強度は４８０〜７７０ｎｍの範囲にわたって、
反射強度は殆ど変化せず、５０％程度であった。
【０１００】また、光の反射強度は、配線導体材料およ
び半田の表面状態にも依存する。しかし、反射強度の波
長依存性は変化しないため、検査に用いる光の波長を選
択した場合と選択しない場合を比較すると、前者の方が
より明確な反射強度のコントラストを得ることができ
る。従って、検査に使用する光の波長を選択することに
よって、反射強度のコントラストを大きくすることがで
きるため、接続部分の状態を正確に知ることができる。
【０１０１】本実施例の様に５８０ｎｍ以上の波長の光
を使用した場合、正常な接続が為されていれば、半田が
配線導体上を覆っているため、配線導体材料の反射強度
より小さい反射強度を検出することになる。一方、半田
バンプ１５と配線導体１４が、位置ずれ、半田バンプ小
等の原因で、接触していない場合には、配線導体１４上
に半田が流れ出ないため、光の反射強度は配線導体材料
の反射強度となる。従って、配線導体上の半田の有無に
よって、明確な反射強度のコントラストを得ることがで
きる。
【０１０２】逆に４８０ｎｍ以下の波長の光を使用した
場合、正常な接続がなされていれば、半田が配線導体１
４上を覆っているため、配線導体材料の反射強度よりも
大きい反射強度を検出することになる。一方、接続不良
が生じている場合には、配線導体１４上に半田が流れ出
ていないため、光の反射強度は配線導体材料の反射強度
となる。従って、この場合も配線導体上の半田の有無に
よって、明確な反射強度のコントラストを得ることがで
きる。
【０１０３】以上のことから、照射する光の波長を選択
することによって、反射強度のコントラストが大きくな
るため、配線導体上の半田の有無を正確に判断できる。
従って、半導体チップと配線基板が正常に接続されてい
るか否かを、精度良く判別することができる。また光学
検査を視覚的に確認するために、単色光である検査光は
可視光（波長３８０ｎｍ以上７７０ｎｍ以下）を使用す
ることが望ましい。
【０１０４】
【発明の効果】本発明の半導体装置（請求項１）によれ
ば、バンプのうち、半導体素子の外周部に形成される半
田の面積が、この部分で半田に接するソルダーレジスト
によって一定となるので、バンプと配線パターンとの接
触面積を一定にすることができる。しかも半田はソルダ
ーレジストでせき止められるので、隣り合う半導体素子
間の隣り合うバンプ同士の半田が連結するのを防止する
こともできる。これらにより、フリップチップ方式によ
る高密度な実装を生かしつつ、信頼性に優れた半導体装
置を得ることができる。
【０１０５】その上、上記レジストが半導体素子の端部
から一定距離離れて形成されているので、上面から見た
場合バンプの半田が半導体素子の外周部に延在してい
る。すなわちバンプの半田が半導体素子からはみ出して
いるので、バンプを接続した後に行う半導体装置の接続
検査が容易になるという利点も持つ。
【０１０６】また、本発明の半導体素子（請求項５）に
よれば、半田バンプが隣接する方向の半田バンプの幅を
小さくすることができるので、半田バンプ間の距離を狭
くできる。この結果実装密度を向上することができる。
【０１０７】さらに、本発明の半田接続部の検査方法
（請求項６）によれば、配線導体材料と半田材料におけ
る反射強度のコントラストが大きくなるため、配線導体
上の半田の有無を精度良く判断することができる。従っ
て、良好な接続と接続不良を精度よく判別できる。
【０１０８】また、この検査方法は電気検査よりも前に
接続不良を検出できるため、接続不良を早期に発見、リ
ペアすることにより、半導体装置の製造歩留まりを向上
させることができる。さらに、Ｘ線による検査と比較し
て安全かつ経済的に接続検査を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を
説明するための図で、図１（ａ）は平面図、図１（ｂ）
は図１（ａ）のＡ−Ａ’線に沿った断面図。
【図２】第１の実施形態に使用される半導体チップの断
面図。
【図３】本発明の第１の実施形態に係わる半導体装置の
半田接続部の拡大図で、図３（ａ）はｈ1 ＞ｈ2 、図３
（ｂ）はｈ1 ＜ｈ2 の場合のそれぞれの断面図。
【図４】光学的な接続検査における受光器の像を示した
図で、図４（ａ）は接続不良の例、図４（ｂ）は良好な
接続の例を示す図。
【図５】本発明の第２の実施形態に係わる半導体装置の
平面図。
【図６】本発明の第３の実施形態に係わる半導体装置の
平面図。
【図７】本発明の第４の実施形態に係わる半導体装置の
平面図。
【図８】本発明の第５の実施形態に係わる半導体装置の
断面図。
【図９】本発明の第６の実施形態に係わる半導体装置の
接続検査方法を示す図で、図９（ａ）は配線導体上に半
田がある場合、図９（ｂ）は配線導体上に半田が無い場
合の図。
【図１０】本発明の第６の実施形態の接続検査方法の変
形例を示す図で、図１０（ａ）は配線導体上に半田があ
る場合、図１０（ｂ）は配線導体上に半田が無い場合
で、さらに配線導体上に導電性塗料を有している場合の
図。
【図１１】本発明の第７の実施形態に係わる半導体装置
の半田接続部の拡大断面図であり、さらに接続検査の原
理を説明する図。
【図１２】本発明の第８の実施形態に係わる半導体装置
の断面図。
【図１３】本発明の第８の実施形態に使用される半導体
モジュールの斜視図。
【図１４】本発明の第８の実施形態に係わる半導体装置
の接続検査方法を示す図。
【図１５】種々の半田接続形状と検査光の反射方向の関
係を示す図。
【図１６】第８の実施形態に係わる半導体装置の他の接
続検査方法を示す図。
【図１７】本発明の第９の実施形態に係わる半導体装置
の断面図。
【図１８】本発明の第１０の実施形態に係わる半導体装
置の平面図。
【図１９】本発明の第１１の実施形態に係わる半導体装
置の断面図。
【図２０】本発明の第１２の実施形態に係わる半導体装
置の半田バンプ構造を説明するための図で、図２０
（ａ）は半導体チップの１部平面図、図２０（ｂ）は図
２０（ａ）のＢ−Ｂ’線に沿った断面図。
【図２１】図２０（ｂ）に示される半田バンプをリフロ
ーした後の状態を示す半導体チップの断面図。
【図２２】第１２の実施形態の半田バンプ構造の変形例
を説明するための平面図。
【図２３】第１２の実施形態の半田バンプ構造の他の変
形例を説明するための平面図。
【図２４】配線導体の表面に形成された金の反射強度の
波長依存性を示す図。
【図２５】半田の反射強度の波長依存性を示す図。
【図２６】従来のフリップチップ接続の１例を示す半導
体装置の断面図。
【符号の説明】
１１ … 半導体チップ １２ … 端子電極 １３ … 配線基板 １４ … 配線パターン（配線導体、パッド電極） １５ … 半田バンプ １５1 … 半田 １５2 … 金属コア １７ … レジスト １８ … レジストの開口部 １９ … スペーサ ２０ … 光源 ２１ … 光線 ２２ … 検出器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/34 ５１２ 7128−4Ｅ Ｈ０５Ｋ 3/34 ５１２Ｂ (72)発明者 山田 浩 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 斉藤 雅之 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 小野 直子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 舘山 和樹 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 主面とその主面上に形成された複数のパ
    ッド電極を有する配線基板と、 前記配線基板の前記主面上に搭載され、前記配線基板の
    前記主面と対向する主面を有する長方形の半導体素子
    と、 前記配線基板の前記主面において、前記半導体素子を所
    定の距離をおいて取り囲むように形成されたソルダーレ
    ジストと、 前記半導体素子の前記主面の端部に設けられた複数の端
    子電極と、 前記配線基板の前記主面と前記半導体素子の前記主面と
    の間にギャップを設け、かつ前記複数のパッド電極と前
    記複数の端子電極とをそれぞれ電気的に接続する複数の
    半田バンプとを具備し、 前記複数のパッド電極の各々は、前記半導体素子の前記
    複数の端子電極の対応する１つの実質的な下部から、前
    記半導体素子の外側の前記ソルダーレジストまで延在す
    る部分を少なくとも含み、前記複数の半田バンプの各々
    は、前記複数のパッド電極の対応する１つの、前記半導
    体素子の外側に延在する部分上に広がった部分を有する
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記半導体素子と前記ソルダーレジスト
    との間の前記所定の距離をｄとするとき、０．０２ｍｍ
    ≦ｄ≦１ｍｍの関係を満足することを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記半導体素子と前記ソルダーレジスト
    との間の前記所定の距離をｄとし、前記半導体素子の長
    辺の長さをＤとするとき、０．００５≦ｄ／Ｄ≦０．２
    ５の関係を満足することを特徴とする請求項１に記載の
    の半導体装置。
  4. 【請求項４】 前記半導体素子と前記ソルダーレジスト
    との間の前記所定の距離をｄとし、前記パッド電極の前
    記半導体素子の側面に沿った方向の幅をＷとするとき、
    ｄ≦Ｗの関係を満足することを特徴とする請求項１に記
    載の半導体装置。
  5. 【請求項５】 主面と４つの側辺を有する長方形の基板
    と、 前記基板の前記４つの側辺の少なくとも１つの側辺に沿
    って前記主面上に形成され、前記少なくとも１つの側辺
    に平行な第１の側辺対とこれに垂直な第２の側辺対とを
    有し、前記基板上に形成された第１の金属電極と、前記
    第１の金属電極上に形成された半田に濡れない材料から
    成る第２の金属電極との積層構造を有する複数の端子電
    極と、 前記複数の端子電極の各々の上に形成され、前記複数の
    端子電極の各々の前記第１の側辺対の長さより小さい長
    さを有する短辺と、前記短辺に垂直で、前記第２の側辺
    対の長さを超えない長さを有する長辺とからなる底面を
    有する直方体の金属コアと、 前記金属コアの、前記複数の端子電極の各々と接続する
    面以外の面を被覆する半田層と、を具備することを特徴
    とする半導体装置用の半導体素子。
  6. 【請求項６】 配線基板上に設けられ、表面が金と銅の
    いずれかから成る配線導体に、半田が被覆される半田接
    続部を有する半導体装置の半田接続部検査方法におい
    て、 前記配線導体上の前記半田付け部に４８０ｎｍ以下、も
    しくは５８０ｎｍ以上のいずれかの波長の光を照射する
    ステップと、 前記半田付け部よりの反射光を検知するステップと、 前記反射光の強度から、その反射光が前記配線導体の前
    記表面から反射されたものか、前記半田から反射された
    ものかを識別し、前記半田付け部に前記半田が存在する
    か否かを検出するステップと、を具備することを特徴と
    する半田接続部検査方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1048069A1 (de) * 1998-09-01 2000-11-02 Robert Bosch Gmbh Verfahren zur verbindung von elektronischen bauelementen mit einem trägersubstrat sowie verfahren zur überprüfung einer derartigen verbindung
JP2002185112A (ja) * 2000-12-13 2002-06-28 Kyocera Corp 配線基板の実装構造および半導体装置
US6768062B2 (en) 2000-10-12 2004-07-27 Murata Manufacturing Co., Ltd. Connection method and connection structure of pad electrodes, and inspecting methods for connection state thereof
JP2005019815A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法、回路基板ならびに電子機器
JP2007134744A (ja) * 2007-02-14 2007-05-31 Sumitomo Electric Ind Ltd サブマウントおよび半導体装置
JP2007251142A (ja) * 2006-02-14 2007-09-27 Dowa Electronics Materials Co Ltd 半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法
JP2009522573A (ja) * 2006-04-17 2009-06-11 パイコム コーポレイション プローブボンディング方法及びこれを用いるプローブカードの製造方法
EP4340550A1 (de) * 2022-09-15 2024-03-20 Rolls-Royce Deutschland Ltd & Co KG Elektrisches modul und leiterplattenanordnung mit einem elektrischen modul

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409957B2 (ja) * 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法
JP2951882B2 (ja) * 1996-03-06 1999-09-20 松下電器産業株式会社 半導体装置の製造方法及びこれを用いて製造した半導体装置
KR100386018B1 (ko) * 1996-06-24 2003-08-25 인터내셔널 비지네스 머신즈 코포레이션 스택형반도체디바이스패키지
JP3060995B2 (ja) * 1997-05-29 2000-07-10 日本電気株式会社 半導体容量素子構造および製造方法
US5969427A (en) 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
US6230400B1 (en) * 1999-09-17 2001-05-15 George Tzanavaras Method for forming interconnects
US6297562B1 (en) * 1999-09-20 2001-10-02 Telefonaktieboalget Lm Ericsson (Publ) Semiconductive chip having a bond pad located on an active device
KR20010028754A (ko) * 1999-09-22 2001-04-06 김영환 솔더 조인트 특성을 향상시킨 칩 사이즈 패키지 제조방법
DE19954765A1 (de) * 1999-11-15 2001-06-13 Technisat Digital Gmbh Elektronischer Schaltungsträger und Verfahren zu seiner Herstellung
US6657707B1 (en) * 2000-06-28 2003-12-02 Advanced Micro Devices, Inc. Metallurgical inspection and/or analysis of flip-chip pads and interfaces
US6465885B1 (en) * 2000-10-18 2002-10-15 Jiahn-Chang Wu Positioning of soldering pads in semiconductor diode package
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
JP3982284B2 (ja) * 2002-03-06 2007-09-26 住友電気工業株式会社 サブマウントおよび半導体装置
JP2003324214A (ja) * 2002-04-30 2003-11-14 Omron Corp 発光モジュール
JP2004014854A (ja) * 2002-06-07 2004-01-15 Shinko Electric Ind Co Ltd 半導体装置
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
DE10332017A1 (de) * 2003-07-14 2005-03-03 Infineon Technologies Ag Elektronisches Bauteil und Flachleiterrahmen zur Herstellung des Bauteils
KR100659527B1 (ko) * 2003-10-22 2006-12-20 삼성전자주식회사 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조
JP4746841B2 (ja) * 2004-01-23 2011-08-10 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US20070045840A1 (en) * 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
JP2007116039A (ja) * 2005-10-24 2007-05-10 Alps Electric Co Ltd 回路基板
JP5118300B2 (ja) * 2005-12-20 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE102006003931B3 (de) * 2006-01-26 2007-08-02 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und Verfahren zur Herstellung desselben
JP5502732B2 (ja) * 2007-07-23 2014-05-28 ヘンケル リミテッド ハンダ用フラックス
US9129955B2 (en) * 2009-02-04 2015-09-08 Texas Instruments Incorporated Semiconductor flip-chip system having oblong connectors and reduced trace pitches
US8536458B1 (en) 2009-03-30 2013-09-17 Amkor Technology, Inc. Fine pitch copper pillar package and method
DE102009032253B4 (de) * 2009-07-08 2022-11-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektronisches Bauteil
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件
TW201113962A (en) * 2009-10-14 2011-04-16 Advanced Semiconductor Eng Chip having metal pillar structure
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
JP2012243840A (ja) * 2011-05-17 2012-12-10 Renesas Electronics Corp 半導体装置およびその製造方法
US8514386B2 (en) * 2011-05-25 2013-08-20 International Business Machines Corporation Technique for verifying the microstructure of lead-free interconnects in semiconductor assemblies
US20130234317A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
DE102012105297A1 (de) * 2012-06-19 2013-12-19 Endress + Hauser Gmbh + Co. Kg Verfahren zum Verbinden eines Bauteils mit einem Träger über eine Lötung und Bauteil zum Verbinden mit einem Träger
US8884443B2 (en) 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
US20140035125A1 (en) * 2012-07-31 2014-02-06 Chipbond Technology Corporation Semiconductor manufacturing method, semiconductor structure and package structure thereof
US8686568B2 (en) 2012-09-27 2014-04-01 Advanced Semiconductor Engineering, Inc. Semiconductor package substrates having layered circuit segments, and related methods
US9559071B2 (en) * 2013-06-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming hybrid bonding structures with elongated bumps
US9786634B2 (en) * 2015-07-17 2017-10-10 National Taiwan University Interconnection structures and methods for making the same
US9553079B1 (en) * 2015-12-15 2017-01-24 International Business Machines Corporation Flip chip assembly with connected component
KR102420126B1 (ko) 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
US12051655B2 (en) * 2021-07-16 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3303393A (en) * 1963-12-27 1967-02-07 Ibm Terminals for microminiaturized devices and methods of connecting same to circuit panels
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
JPS5335382A (en) * 1976-09-13 1978-04-01 Sanyo Electric Co Ltd Securing method of flip chips
JPS59129453A (ja) * 1983-01-14 1984-07-25 Fuji Electric Co Ltd 混成集積回路
JPH02232947A (ja) * 1989-03-07 1990-09-14 Citizen Watch Co Ltd 半導体集積回路装置およびその実装方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1048069A1 (de) * 1998-09-01 2000-11-02 Robert Bosch Gmbh Verfahren zur verbindung von elektronischen bauelementen mit einem trägersubstrat sowie verfahren zur überprüfung einer derartigen verbindung
US6768062B2 (en) 2000-10-12 2004-07-27 Murata Manufacturing Co., Ltd. Connection method and connection structure of pad electrodes, and inspecting methods for connection state thereof
KR100464218B1 (ko) * 2000-10-12 2005-01-03 가부시키가이샤 무라타 세이사쿠쇼 패드 전극들의 접속 구조
JP2002185112A (ja) * 2000-12-13 2002-06-28 Kyocera Corp 配線基板の実装構造および半導体装置
JP4518664B2 (ja) * 2000-12-13 2010-08-04 京セラ株式会社 配線基板の実装構造および半導体装置
JP2005019815A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法、回路基板ならびに電子機器
JP2007251142A (ja) * 2006-02-14 2007-09-27 Dowa Electronics Materials Co Ltd 半田層及びそれを用いた電子デバイス接合用基板並びにその製造方法
JP2009522573A (ja) * 2006-04-17 2009-06-11 パイコム コーポレイション プローブボンディング方法及びこれを用いるプローブカードの製造方法
JP2007134744A (ja) * 2007-02-14 2007-05-31 Sumitomo Electric Ind Ltd サブマウントおよび半導体装置
EP4340550A1 (de) * 2022-09-15 2024-03-20 Rolls-Royce Deutschland Ltd & Co KG Elektrisches modul und leiterplattenanordnung mit einem elektrischen modul

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Publication number Publication date
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