JP2951882B2 - 半導体装置の製造方法及びこれを用いて製造した半導体装置 - Google Patents
半導体装置の製造方法及びこれを用いて製造した半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 117
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 claims description 37
- 239000000853 adhesive Substances 0.000 claims description 26
- 230000001070 adhesive effect Effects 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 7
- 239000004033 plastic Substances 0.000 claims description 7
- 238000003825 pressing Methods 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 6
- 238000007493 shaping process Methods 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 239000007769 metal material Substances 0.000 description 14
- 239000011347 resin Substances 0.000 description 12
- 229920005989 resin Polymers 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05671—Chromium [Cr] as principal constituent
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特にフリップチップ実装技術を用いた半導体装置の製造
方法及びこれを用いて製造した半導体装置に関するもの
である。
特にフリップチップ実装技術を用いた半導体装置の製造
方法及びこれを用いて製造した半導体装置に関するもの
である。
【0002】
【従来の技術】近年、半導体素子の集積度が高くなり、
半導体装置の小型化及び接続端子の狭ピッチ化が進み、
そのためフリップチップ実装技術を用いた半導体装置の
開発が盛んに行われている。以下図面を参照しながら、
従来のフリップチップ実装技術を用いた半導体装置の一
例について説明する。
半導体装置の小型化及び接続端子の狭ピッチ化が進み、
そのためフリップチップ実装技術を用いた半導体装置の
開発が盛んに行われている。以下図面を参照しながら、
従来のフリップチップ実装技術を用いた半導体装置の一
例について説明する。
【0003】図7に、従来のフリップチップ実装技術を
用いた半導体装置の断面図を示す。半導体素子101の
素子形成面上にはアルミ電極端子102が形成され、ア
ルミ電極端子102以外の部分はSi酸化膜あるいは窒
化膜等からなる絶縁膜103で覆われている。アルミ電
極端子102面上には、Au、Cu等の導電性金属材料
からなる突起電極104が形成されている。一方、樹
脂、セラミクス、ガラス等の絶縁物からなる回路基板1
05の主面上には、所望の回路パターン106及び電極
端子107が形成されている。電極端子107は回路パ
ターン106に接続され、フリップチップ実装の際半導
体素子101と電気的接続を行う。突起電極104と電
極端子107とは、導電性接着剤108により電気的に
接続されている。導電性接着剤108はAg、Cu、N
i等の導電性金属材料の粉体を樹脂中に含んだ接着剤で
ある。半導体素子101と回路基板105の間の隙間部
は絶縁樹脂109が充填されている。絶縁樹脂109が
硬化されると、その硬化収縮応力により半導体素子10
1と回路基板105を接着した後、これらを強力に引き
つけて固定する。そのため、半導体装置における半導体
素子101と回路基板105の接続の機械的強度を高め
られ、安定した固定が保たれることになる。
用いた半導体装置の断面図を示す。半導体素子101の
素子形成面上にはアルミ電極端子102が形成され、ア
ルミ電極端子102以外の部分はSi酸化膜あるいは窒
化膜等からなる絶縁膜103で覆われている。アルミ電
極端子102面上には、Au、Cu等の導電性金属材料
からなる突起電極104が形成されている。一方、樹
脂、セラミクス、ガラス等の絶縁物からなる回路基板1
05の主面上には、所望の回路パターン106及び電極
端子107が形成されている。電極端子107は回路パ
ターン106に接続され、フリップチップ実装の際半導
体素子101と電気的接続を行う。突起電極104と電
極端子107とは、導電性接着剤108により電気的に
接続されている。導電性接着剤108はAg、Cu、N
i等の導電性金属材料の粉体を樹脂中に含んだ接着剤で
ある。半導体素子101と回路基板105の間の隙間部
は絶縁樹脂109が充填されている。絶縁樹脂109が
硬化されると、その硬化収縮応力により半導体素子10
1と回路基板105を接着した後、これらを強力に引き
つけて固定する。そのため、半導体装置における半導体
素子101と回路基板105の接続の機械的強度を高め
られ、安定した固定が保たれることになる。
【0004】以上のように構成された従来の半導体装置
の製造方法を、図8のプロセスを示す工程図を用いて説
明する。まず、通常の半導体プロセスにおいて所望の素
子や配線及び絶縁膜103を形成した半導体素子101
を多数個形成した半導体ウエハを作製する。次に、アル
ミ電極端子102にプローブを接触させ電気的検査を行
い半導体素子101の良否を判定したうえで、突起電極
104を形成する。さらに、半導体ウエハを個々の半導
体素子101に切断する。一方、予めAuやCu等の導
電性金属材料を用いて、絶縁物からなる回路基板105
上に所望の回路パターン106や電極端子107を形成
しておき、この回路基板105上に導電性接着剤108
を介して所定の電極端子107と突起電極104の電気
的接続が行えるように半導体素子101をフェースダウ
ンにて配置する。その後、加熱処理を行い導電性接着剤
108を硬化させ、電気検査を行い動作状態を確認す
る。そして正常な動作を確認した後、半導体素子101
と回路基板106の間に液状のエポキシ系等の絶縁性を
有する樹脂109を毛細管現象を利用して充填する。充
填完了後、加熱処理等を行い絶縁樹脂109を硬化させ
てフリップチップ実装を行う。
の製造方法を、図8のプロセスを示す工程図を用いて説
明する。まず、通常の半導体プロセスにおいて所望の素
子や配線及び絶縁膜103を形成した半導体素子101
を多数個形成した半導体ウエハを作製する。次に、アル
ミ電極端子102にプローブを接触させ電気的検査を行
い半導体素子101の良否を判定したうえで、突起電極
104を形成する。さらに、半導体ウエハを個々の半導
体素子101に切断する。一方、予めAuやCu等の導
電性金属材料を用いて、絶縁物からなる回路基板105
上に所望の回路パターン106や電極端子107を形成
しておき、この回路基板105上に導電性接着剤108
を介して所定の電極端子107と突起電極104の電気
的接続が行えるように半導体素子101をフェースダウ
ンにて配置する。その後、加熱処理を行い導電性接着剤
108を硬化させ、電気検査を行い動作状態を確認す
る。そして正常な動作を確認した後、半導体素子101
と回路基板106の間に液状のエポキシ系等の絶縁性を
有する樹脂109を毛細管現象を利用して充填する。充
填完了後、加熱処理等を行い絶縁樹脂109を硬化させ
てフリップチップ実装を行う。
【0005】以上のようにしてフリップチップ実装技術
を用いた半導体装置を製造していた。
を用いた半導体装置を製造していた。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の構成及び製造方法では、図9に示すよ
うに、主に、回路基板105の局所的な反りやうねり等
により回路基板105の平坦精度にばらつきがあり、ま
た電極端子107部の膜厚精度にもばらつきがあるた
め、一つの半導体素子領域内に位置する回路基板側の電
極端子107の先端面が、一定水平面上になく、高さ方
向においてばらつきがあった。このため、半導体素子1
01をフェースダウンにて搭載する際には、回路基板1
07の凹部においては半導体素子101と回路基板10
5の間の隙間部の寸法が他の部分と比較して大きいた
め、この凹部に位置する電極端子107の先端面に導電
性接着剤108が到達する事ができず、電気的接続の不
良が発生する場合があるという問題点を有していた。
来の半導体装置の構成及び製造方法では、図9に示すよ
うに、主に、回路基板105の局所的な反りやうねり等
により回路基板105の平坦精度にばらつきがあり、ま
た電極端子107部の膜厚精度にもばらつきがあるた
め、一つの半導体素子領域内に位置する回路基板側の電
極端子107の先端面が、一定水平面上になく、高さ方
向においてばらつきがあった。このため、半導体素子1
01をフェースダウンにて搭載する際には、回路基板1
07の凹部においては半導体素子101と回路基板10
5の間の隙間部の寸法が他の部分と比較して大きいた
め、この凹部に位置する電極端子107の先端面に導電
性接着剤108が到達する事ができず、電気的接続の不
良が発生する場合があるという問題点を有していた。
【0007】本発明は上記従来の問題点を解決するため
になされたものであり、半導体素子と回路基板とをより
確実に安定して電気的に接続することで、極めて品質の
安定した、生産性の良い半導体装置及びその製造方法を
提供する事を目的としている。
になされたものであり、半導体素子と回路基板とをより
確実に安定して電気的に接続することで、極めて品質の
安定した、生産性の良い半導体装置及びその製造方法を
提供する事を目的としている。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体素子を前
記回路基板の主面上の所定位置にフェースダウンにて搭
載した後、半導体素子背面より加圧を施すことにより、
半導体素子の各突起電極の先端面とこれと相対向する回
路基板側の各電極端子面とをそれぞれならわせるように
半導体素子の各突起電極を塑性変形させた後に、導電性
接着剤ペースト中に浸し突起電極の頂頭部 に導電性接着
剤ペーストを転写させてから、再度半導体素子を回路基
板の主面上の所定位置にフェースダウンにて搭載する工
程を具備することを特徴とする。
め、本発明の半導体装置の製造方法は、半導体素子を前
記回路基板の主面上の所定位置にフェースダウンにて搭
載した後、半導体素子背面より加圧を施すことにより、
半導体素子の各突起電極の先端面とこれと相対向する回
路基板側の各電極端子面とをそれぞれならわせるように
半導体素子の各突起電極を塑性変形させた後に、導電性
接着剤ペースト中に浸し突起電極の頂頭部 に導電性接着
剤ペーストを転写させてから、再度半導体素子を回路基
板の主面上の所定位置にフェースダウンにて搭載する工
程を具備することを特徴とする。
【0009】また、本発明の別の半導体装置の製造方法
は、回路基板の主面上の電極端子部に突起電極を形成し
た後、この突起電極を硬質な材料から成る平面部に押し
当てることで各突起電極先端面の高さを均一なものと
し、その後、この突起電極の頂頭部のみに導電性接着剤
ペーストを転写させてから、回路基板の主面上の所定位
置に前記半導体素子をフェースダウンにて搭載する工程
を具備したことを特徴とする。また、本発明の半導体装
置は、上記各製造方法を用いて製造したことを特徴とす
る。本発明の半導体装置の製造方法は、半導体素子と回
路基板の電気的接続を、半導体素子の素子形成面上の電
極端子部に形成した導電性金属材料からなる突起電極
と、導電性接着剤からなる結合層と回路基板の主面上の
電極端子を介して行われる方式、もしくは半導体素子の
素子形成面上の電極端子と導電性接着剤からなる結合層
と、回路基板の主面上の電極端子部に形成した導電性金
属材料からなる突起電極を介して行われる方式であるフ
リップチップ実装技術を用いた半導体装置の実装方法に
おいて、接続する前記回路基板側の各電極端子の高さに
応じて、各突起電極の高さを適正に加工する事により、
半導体素子側の各突起電極の先端面と回路基板側の各電
極端子面、もしくは半導体素子側の端子電極面と回路基
板側の突起電極先端面との間の距離を均一としたもので
ある。その結果、突起電極頂頭部に転写された導電性接
着剤の接合層は、確実に回路基板もしくは半導体素子側
の電極端子面に到達して付着することができ、電気的接
続は確実となるため、極めて信頼性の高い半導体装置を
容易かつ安価に製造できる。以下、本発明の各実施形態
を詳細に説明する。
は、回路基板の主面上の電極端子部に突起電極を形成し
た後、この突起電極を硬質な材料から成る平面部に押し
当てることで各突起電極先端面の高さを均一なものと
し、その後、この突起電極の頂頭部のみに導電性接着剤
ペーストを転写させてから、回路基板の主面上の所定位
置に前記半導体素子をフェースダウンにて搭載する工程
を具備したことを特徴とする。また、本発明の半導体装
置は、上記各製造方法を用いて製造したことを特徴とす
る。本発明の半導体装置の製造方法は、半導体素子と回
路基板の電気的接続を、半導体素子の素子形成面上の電
極端子部に形成した導電性金属材料からなる突起電極
と、導電性接着剤からなる結合層と回路基板の主面上の
電極端子を介して行われる方式、もしくは半導体素子の
素子形成面上の電極端子と導電性接着剤からなる結合層
と、回路基板の主面上の電極端子部に形成した導電性金
属材料からなる突起電極を介して行われる方式であるフ
リップチップ実装技術を用いた半導体装置の実装方法に
おいて、接続する前記回路基板側の各電極端子の高さに
応じて、各突起電極の高さを適正に加工する事により、
半導体素子側の各突起電極の先端面と回路基板側の各電
極端子面、もしくは半導体素子側の端子電極面と回路基
板側の突起電極先端面との間の距離を均一としたもので
ある。その結果、突起電極頂頭部に転写された導電性接
着剤の接合層は、確実に回路基板もしくは半導体素子側
の電極端子面に到達して付着することができ、電気的接
続は確実となるため、極めて信頼性の高い半導体装置を
容易かつ安価に製造できる。以下、本発明の各実施形態
を詳細に説明する。
【0010】
【発明の実施の形態】本発明の半導体装置及びその製造
方法の第1の実施形態について、図1を参照しながら説
明する。図1は第1の実施形態に係る半導体装置の構成
を示す断面図である。図1に示すように、半導体素子1
の素子形成面上にはアルミ電極端子2が形成され、アル
ミ電極端子2以外の部分はSi酸化膜や窒化膜等からな
る絶縁膜3で覆われている。アルミ電極端子2上には、
Au、Cu等の導電性金属材料からなる突起電極4が形
成されている。一方、樹脂、セラミクス、ガラス等の絶
縁物からなる回路基板5上には所望の回路パターン6及
び電極端子7が形成されている。電極端子7は回路パタ
ーン6に接続され、フリップチップ実装の際、半導体素
子1との電気的接続を行う。導電性接着剤8はAg、C
u、Ni等の導電性金属材料の粉体を樹脂中に含んだ接
着剤である。半導体素子1と回路基板5の間の隙間部に
は絶縁樹脂9が充填されている。絶縁樹脂9が硬化され
ると、その硬化収縮力により半導体素子1と回路基板5
を接着した後、半導体素子1と回路基板5を強力に引き
つけて固定する。そのため、半導体装置における半導体
素子1と回路基板5の接続の機械的強度が高められ、安
定した固定が保たれる。
方法の第1の実施形態について、図1を参照しながら説
明する。図1は第1の実施形態に係る半導体装置の構成
を示す断面図である。図1に示すように、半導体素子1
の素子形成面上にはアルミ電極端子2が形成され、アル
ミ電極端子2以外の部分はSi酸化膜や窒化膜等からな
る絶縁膜3で覆われている。アルミ電極端子2上には、
Au、Cu等の導電性金属材料からなる突起電極4が形
成されている。一方、樹脂、セラミクス、ガラス等の絶
縁物からなる回路基板5上には所望の回路パターン6及
び電極端子7が形成されている。電極端子7は回路パタ
ーン6に接続され、フリップチップ実装の際、半導体素
子1との電気的接続を行う。導電性接着剤8はAg、C
u、Ni等の導電性金属材料の粉体を樹脂中に含んだ接
着剤である。半導体素子1と回路基板5の間の隙間部に
は絶縁樹脂9が充填されている。絶縁樹脂9が硬化され
ると、その硬化収縮力により半導体素子1と回路基板5
を接着した後、半導体素子1と回路基板5を強力に引き
つけて固定する。そのため、半導体装置における半導体
素子1と回路基板5の接続の機械的強度が高められ、安
定した固定が保たれる。
【0011】図1に示すように、突起電極4の高さは、
回路基板5上の電極端子7の高さに応じて適正に加工さ
れる。すなわち、主に回路基板5の主面上の平坦精度の
ばらつき及び電極端子7の膜厚精度のばらつきに起因し
て電極端子7の先端面の高さ寸法にはばらつきがある
が、高さの高い電極端子7と接続する突起電極4は、塑
性変形し高さを低くし、逆に高さの低い電極端子7と接
続する突起電極4は、高さの高い電極端子7と相対向す
る部分と比較すると小さな塑性変形をし、高さを低くす
る。このため、半導体素子1側の突起電極4先端面と回
路基板5側の電極端子7面との間の距離が均一となる。
この距離は5μm程度である。その結果、突起電極4頂
頭部に転写された導電性接着剤8からなる接合層は、確
実に回路基板5側の電極端子7面に到達して付着するこ
とができ、電気的接続不良が発生しない。
回路基板5上の電極端子7の高さに応じて適正に加工さ
れる。すなわち、主に回路基板5の主面上の平坦精度の
ばらつき及び電極端子7の膜厚精度のばらつきに起因し
て電極端子7の先端面の高さ寸法にはばらつきがある
が、高さの高い電極端子7と接続する突起電極4は、塑
性変形し高さを低くし、逆に高さの低い電極端子7と接
続する突起電極4は、高さの高い電極端子7と相対向す
る部分と比較すると小さな塑性変形をし、高さを低くす
る。このため、半導体素子1側の突起電極4先端面と回
路基板5側の電極端子7面との間の距離が均一となる。
この距離は5μm程度である。その結果、突起電極4頂
頭部に転写された導電性接着剤8からなる接合層は、確
実に回路基板5側の電極端子7面に到達して付着するこ
とができ、電気的接続不良が発生しない。
【0012】次に、第1の実施形態に係る半導体装置の
製造方法を、図2及び図3を参照しながら説明する。図
2は、第1の実施形態に係る半導体装置の製造プロセス
を示す工程図である。図2に示すように、まず、従来プ
ロセスと同様にして、半導体素子1の素子形成面に素子
を形成する。次に、ボールボンディング法を用いてアル
ミ電極端子2面上にAuの突起電極4を形成した後、半
導体ウエハを個々の半導体素子1に切断する。その後、
予め所望の回路パターン6や電極端子7を形成した回路
基板5上の所定の位置に配置した上で、半導体素子1の
背面より加圧して突起電極4の塑性変形を促し、突起電
極4の高さを適正にするための突起電極4の先端面と回
路基板側の電極端子7の面とをならわせる加工を施す。
その後、いったん、回路基板側から取り外し導電性接着
剤8の転写を行った上で、再度、フェースダウン方式に
よるマウントを実施する。最後に、加熱処理を行い導電
性接着剤8を硬化させ、電気検査により正常な動作を確
認した後、半導体素子1と回路基板6の間に液状のエポ
キシ系等の絶縁性を有する樹脂9を充填し硬化させて半
導体装置とする。
製造方法を、図2及び図3を参照しながら説明する。図
2は、第1の実施形態に係る半導体装置の製造プロセス
を示す工程図である。図2に示すように、まず、従来プ
ロセスと同様にして、半導体素子1の素子形成面に素子
を形成する。次に、ボールボンディング法を用いてアル
ミ電極端子2面上にAuの突起電極4を形成した後、半
導体ウエハを個々の半導体素子1に切断する。その後、
予め所望の回路パターン6や電極端子7を形成した回路
基板5上の所定の位置に配置した上で、半導体素子1の
背面より加圧して突起電極4の塑性変形を促し、突起電
極4の高さを適正にするための突起電極4の先端面と回
路基板側の電極端子7の面とをならわせる加工を施す。
その後、いったん、回路基板側から取り外し導電性接着
剤8の転写を行った上で、再度、フェースダウン方式に
よるマウントを実施する。最後に、加熱処理を行い導電
性接着剤8を硬化させ、電気検査により正常な動作を確
認した後、半導体素子1と回路基板6の間に液状のエポ
キシ系等の絶縁性を有する樹脂9を充填し硬化させて半
導体装置とする。
【0013】図3は、図2に示した製造プロセスにおい
て、フェースダウン方式によるマウント(1)から導電
性接着剤転写までを説明した図である。図3(a)に示
すように、回路基板5上の所定の位置にフェースダウン
にて配置された半導体素子1は背面より加圧され、突起
電極4の先端面と回路基板側の電極端子7の面とをなら
わせる突起電極4の塑性変形が施される。次に、半導体
素子1は、いったん回路基板5より取り外された後、図
3(b)に示すように、突起電極4の頂頭部のみに導電
性接着剤8が転写される。その後、再度、回路基板5上
の所定位置にフェースダウン方式にてマウントされる。
このようにして、図1に示す構成と実質的に同一の構成
を有する半導体装置を製造することができる。
て、フェースダウン方式によるマウント(1)から導電
性接着剤転写までを説明した図である。図3(a)に示
すように、回路基板5上の所定の位置にフェースダウン
にて配置された半導体素子1は背面より加圧され、突起
電極4の先端面と回路基板側の電極端子7の面とをなら
わせる突起電極4の塑性変形が施される。次に、半導体
素子1は、いったん回路基板5より取り外された後、図
3(b)に示すように、突起電極4の頂頭部のみに導電
性接着剤8が転写される。その後、再度、回路基板5上
の所定位置にフェースダウン方式にてマウントされる。
このようにして、図1に示す構成と実質的に同一の構成
を有する半導体装置を製造することができる。
【0014】なお、突起電極4を形成する際、転写バン
プ法を用いて、予め別の場所で作製したAuやCu等の
導電性金属材料魂を、アルミ電極端子2面に押し当て、
圧力、熱、及び超音波振動等を加えて導電性金属材料魂
をアルミ電極端子2面に付着させ、突起電極4としても
良い。または、無電解あるいは電解によるメッキ法を用
いて、アルミ電極端子2面上に導電性金属材料を析出し
て突起電極4としても良い。
プ法を用いて、予め別の場所で作製したAuやCu等の
導電性金属材料魂を、アルミ電極端子2面に押し当て、
圧力、熱、及び超音波振動等を加えて導電性金属材料魂
をアルミ電極端子2面に付着させ、突起電極4としても
良い。または、無電解あるいは電解によるメッキ法を用
いて、アルミ電極端子2面上に導電性金属材料を析出し
て突起電極4としても良い。
【0015】以上のように第1の実施形態に係る半導体
装置の製造方法によれば、第2のマウントする際には加
圧がほとんど加えられないので、半導体素子と回路基板
との位置関係が所定の位置よりずれる可能性は少ない。
そのため、微細ピッチ接続構造のようなマウント精度を
有する半導体装置の製造に適している。次に、本発明の
半導体装置及びその製造方法の第2の実施形態につい
て、図4から図6を参照しながら説明する。図4は第2
の実施形態に係る半導体装置の構成を示す図である。図
4において、12はアルミ電極端子面上に形成されたC
r及びAuの積層膜からなるバリア層で、14は回路基
板側の電極端子面上に形成した突起電極である。その他
は図1と同じである。このように図1の第1の実施形態
に係る半導体装置の構成と異なるのは、アルミ電極端子
2面に直接導電性接着剤が接触すると、アルミが腐食す
る可能性があるため、バリヤ層12を形成した点と、A
u、Cu等の導電性金属材料からなる突起電極14が回
路基板5側の電極端子7面上に形成されている点であ
る。
装置の製造方法によれば、第2のマウントする際には加
圧がほとんど加えられないので、半導体素子と回路基板
との位置関係が所定の位置よりずれる可能性は少ない。
そのため、微細ピッチ接続構造のようなマウント精度を
有する半導体装置の製造に適している。次に、本発明の
半導体装置及びその製造方法の第2の実施形態につい
て、図4から図6を参照しながら説明する。図4は第2
の実施形態に係る半導体装置の構成を示す図である。図
4において、12はアルミ電極端子面上に形成されたC
r及びAuの積層膜からなるバリア層で、14は回路基
板側の電極端子面上に形成した突起電極である。その他
は図1と同じである。このように図1の第1の実施形態
に係る半導体装置の構成と異なるのは、アルミ電極端子
2面に直接導電性接着剤が接触すると、アルミが腐食す
る可能性があるため、バリヤ層12を形成した点と、A
u、Cu等の導電性金属材料からなる突起電極14が回
路基板5側の電極端子7面上に形成されている点であ
る。
【0016】本実施形態に係る半導体装置の構成におい
ても第1の実施形態に係る半導体装置と同じく、図4に
示すように突起電極14の高さは、回路基板5上の電極
端子すなわち、主に回路基板5の主面上の平坦精度のば
らつき及び電極端子7の膜厚精度のばらつきに起因して
電極端子7の先端面の高さ寸法にはばらつきがあるが、
高さの高い電極端子7面上に形成された突起電極14
は、塑性変形し高さを低くし、逆に高さの低い電極端子
7面上に形成された突起電極14は、高さの高い電極端
子7と相対向する部分と比較すると小さな塑性変形を
し、高さを低くする。このため、半導体素子1側のバリ
ア層12の表面と突起電極14先端面との間の距離は均
一となる。その結果、突起電極14頂頭部に転写された
導電性接着剤8からなる接合層は、確実に半導体素子1
側のバリア層12面に到達して付着することができ、電
気的接続不良が発生しない。
ても第1の実施形態に係る半導体装置と同じく、図4に
示すように突起電極14の高さは、回路基板5上の電極
端子すなわち、主に回路基板5の主面上の平坦精度のば
らつき及び電極端子7の膜厚精度のばらつきに起因して
電極端子7の先端面の高さ寸法にはばらつきがあるが、
高さの高い電極端子7面上に形成された突起電極14
は、塑性変形し高さを低くし、逆に高さの低い電極端子
7面上に形成された突起電極14は、高さの高い電極端
子7と相対向する部分と比較すると小さな塑性変形を
し、高さを低くする。このため、半導体素子1側のバリ
ア層12の表面と突起電極14先端面との間の距離は均
一となる。その結果、突起電極14頂頭部に転写された
導電性接着剤8からなる接合層は、確実に半導体素子1
側のバリア層12面に到達して付着することができ、電
気的接続不良が発生しない。
【0017】次に、第2の実施形態に係る半導体装置の
製造方法を、図5及び図6を参照しながら説明する。図
5は、第2の実施形態に係る半導体装置の製造プロセス
を示す工程図である。図5に示すように、半導体素子1
の素子形成面に素子を形成した後、アルミ電極端子12
面上にメッキ法によりCr及びAuを積層したバリヤ層
12形成する。その後、検査を行った上で半導体ウエハ
を個々の半導体素子1に切断する。一方、回路基板5
は、主面上に所望の回路パターン6や電極端子7を形成
した後、電極端子面7上にボールボンディング法を用い
てAuの突起電極14を形成する。次に、この突起電極
14を所望の平坦精度を有し、かつ硬質な材料から成る
平面板に押し当てる事で突起電極14の適正な塑性変形
を促し、突起電極14先端面の高さをほぼ均一化する。
その後、突起電極14の頂頭部のみに導電性接着剤8ペ
ーストを転写させてから、回路基板5上の所定の位置に
半導体素子1をフェースダウンにてマウントした後、加
熱処理を行い導電性接着剤8を硬化させ、電気検査によ
り正常な動作を確認して、最後に半導体素子1と回路基
板6の間に液状のエポキシ系等の絶縁性を有する樹脂9
を充填し硬化させて半導体装置とする。
製造方法を、図5及び図6を参照しながら説明する。図
5は、第2の実施形態に係る半導体装置の製造プロセス
を示す工程図である。図5に示すように、半導体素子1
の素子形成面に素子を形成した後、アルミ電極端子12
面上にメッキ法によりCr及びAuを積層したバリヤ層
12形成する。その後、検査を行った上で半導体ウエハ
を個々の半導体素子1に切断する。一方、回路基板5
は、主面上に所望の回路パターン6や電極端子7を形成
した後、電極端子面7上にボールボンディング法を用い
てAuの突起電極14を形成する。次に、この突起電極
14を所望の平坦精度を有し、かつ硬質な材料から成る
平面板に押し当てる事で突起電極14の適正な塑性変形
を促し、突起電極14先端面の高さをほぼ均一化する。
その後、突起電極14の頂頭部のみに導電性接着剤8ペ
ーストを転写させてから、回路基板5上の所定の位置に
半導体素子1をフェースダウンにてマウントした後、加
熱処理を行い導電性接着剤8を硬化させ、電気検査によ
り正常な動作を確認して、最後に半導体素子1と回路基
板6の間に液状のエポキシ系等の絶縁性を有する樹脂9
を充填し硬化させて半導体装置とする。
【0018】図6は、図5に示した製造プロセスにおい
て、回路基板加圧から導電性接着剤転写工程までを説明
した図である。図5において、図中に示した番号は図4
と同じである。図6(a)に示すように、回路基板5の
主面上に形成した突起電極14を所望の平坦精度を有
し、かつ硬質な材料からなる平面板に押し当てる事で突
起電極14の適正な塑性変形を促し、図6(b)に示す
ように、突起電極14先端面の高さを均一化する。その
後、突起電極14の頂頭部のみに導電性接着剤8ペース
トを転写させてから、半導体素子1のマウントを行う。
て、回路基板加圧から導電性接着剤転写工程までを説明
した図である。図5において、図中に示した番号は図4
と同じである。図6(a)に示すように、回路基板5の
主面上に形成した突起電極14を所望の平坦精度を有
し、かつ硬質な材料からなる平面板に押し当てる事で突
起電極14の適正な塑性変形を促し、図6(b)に示す
ように、突起電極14先端面の高さを均一化する。その
後、突起電極14の頂頭部のみに導電性接着剤8ペース
トを転写させてから、半導体素子1のマウントを行う。
【0019】なお、突起電極14を形成する際、転写バ
ンプ法を用いて、予め別の場所で作製したAuやCu等
の導電性金属材料魂を、電極端子7面に押し当て、圧
力、熱、及び超音波振動等を加えて導電性金属材料魂を
電極端子7面に付着させ、突起電極14としても良い。
または、無電解あるいは電解によるメッキ法を用いて、
電極端子7面上に導電性金属材料を析出して突起電極1
4としても良い。また、ペーストを用いた厚膜製膜技術
を用いても良い。バリヤ層12については、材料はCr
−Au膜以外でもかまわない。また、アルミ電極端子2
がアルミ以外のAuやPt等の侵されにくい材料で形成
されている場合は、特にバリア層を必要としない。
ンプ法を用いて、予め別の場所で作製したAuやCu等
の導電性金属材料魂を、電極端子7面に押し当て、圧
力、熱、及び超音波振動等を加えて導電性金属材料魂を
電極端子7面に付着させ、突起電極14としても良い。
または、無電解あるいは電解によるメッキ法を用いて、
電極端子7面上に導電性金属材料を析出して突起電極1
4としても良い。また、ペーストを用いた厚膜製膜技術
を用いても良い。バリヤ層12については、材料はCr
−Au膜以外でもかまわない。また、アルミ電極端子2
がアルミ以外のAuやPt等の侵されにくい材料で形成
されている場合は、特にバリア層を必要としない。
【0020】以上のように、第2の実施形態に係る半導
体装置の製造方法よれば、半導体素子を加圧する工程が
なくなるので、半導体素子に与えるダメージが少なくて
すむ利点がある。特に半導体素子がGa−As等の化合
物半導体などのもろい材料で作製されている場合には、
効果的である。
体装置の製造方法よれば、半導体素子を加圧する工程が
なくなるので、半導体素子に与えるダメージが少なくて
すむ利点がある。特に半導体素子がGa−As等の化合
物半導体などのもろい材料で作製されている場合には、
効果的である。
【0021】
【発明の効果】以上のように、本発明の半導体装置によ
れば、突起電極の高さが適正に加工されているため、電
気的接続は確実となり、極めて信頼性の高い半導体装置
を容易かつ安価に製造できる。
れば、突起電極の高さが適正に加工されているため、電
気的接続は確実となり、極めて信頼性の高い半導体装置
を容易かつ安価に製造できる。
【0022】一方、本発明の半導体装置の製造方法によ
れば、半導体素子の背面に、あるいは回路基板の突起電
極に必要量の加圧を施すことにより、本発明の半導体装
置を容易に製造することができる。
れば、半導体素子の背面に、あるいは回路基板の突起電
極に必要量の加圧を施すことにより、本発明の半導体装
置を容易に製造することができる。
【図1】本発明の半導体装置及びその製造方法の第1の
実施形態に係わる半導体装置の構成を示す断面図
実施形態に係わる半導体装置の構成を示す断面図
【図2】同実施例における動作説明のための製造プロセ
スを示す工程図
スを示す工程図
【図3】図2に示した製造プロセスにおいて、マウント
から導電性接着剤転写工程までを説明した図
から導電性接着剤転写工程までを説明した図
【図4】本発明の半導体装置及びその製造方法の第2の
実施形態に係わる半導体装置の構成を示す断面図
実施形態に係わる半導体装置の構成を示す断面図
【図5】本発明の第2の実施形態に係わる半導体装置の
製造プロセスを示す工程図
製造プロセスを示す工程図
【図6】図5に示した製造プロセスにおいて、回路基板
加圧について説明した図
加圧について説明した図
【図7】従来のフリップチップ実装技術を用いた半導体
装置の構成を示す断面図
装置の構成を示す断面図
【図8】従来のフリップチップ実装技術を用いた半導体
装置の製造プロセスを示す工程図
装置の製造プロセスを示す工程図
【図9】従来の半導体装置の構成を示す断面図
【符号の説明】 1,101 半導体素子 2,102 アルミ電極端子 3,103 絶縁膜 4,104 半導体素子上に形成された突起電極 5,105 回路基板 6,106 回路パターン 7,107 電極端子 8,108 導電性接着剤 9,109 絶縁樹脂 12 バリア層 14 回路基板上に形成された突起電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/60 311
Claims (3)
- 【請求項1】 半導体素子を前記回路基板の主面上の所
定位置にフェースダウンにて搭載した後、半導体素子背
面より加圧を施すことにより、半導体素子の各突起電極
の先端面とこれと相対向する回路基板側の各電極端子面
とをならわせるように半導体素子の各突起電極を塑性変
形させた後に、導電性接着剤ペースト中に浸し半導体素
子の各突起電極の頂頭部に導電性接着剤ペーストを転写
させてから、再度半導体素子を回路基板の主面上の所定
位置にフェースダウンにて搭載する工程を具備すること
を特徴とした半導体装置の製造方法。 - 【請求項2】 回路基板の主面上の電極端子部に突起電
極を形成した後、この突起電極を硬質な材料から成る平
面部に押し当てることで各突起電極の先端面の高さを均
一なものとし、その後、この突起電極の頂頭部のみに導
電性接着剤ペーストを転写させてから、回路基板の主面
上の所定位置に前記半導体素子をフェースダウンにて搭
載する工程を具備したことを特徴とする半導体装置の製
造方法。 - 【請求項3】 請求項1または2に記載の製造方法を用
いて製造した半導体装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8049065A JP2951882B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置の製造方法及びこれを用いて製造した半導体装置 |
DE69722661T DE69722661T2 (de) | 1996-03-06 | 1997-03-05 | Verfahren zur herstellung einer halbleitervorrichtung |
KR1019980707001A KR100300758B1 (ko) | 1996-03-06 | 1997-03-05 | 반도체장치와 그 제조방법 |
US09/117,695 US6452280B1 (en) | 1996-03-06 | 1997-03-05 | Flip chip semiconductor apparatus with projecting electrodes and method for producing same |
EP01129307A EP1191578A3 (en) | 1996-03-06 | 1997-03-05 | Semiconductor apparatus and method for producing the same |
PCT/JP1997/000672 WO1997033313A1 (fr) | 1996-03-06 | 1997-03-05 | Dispositif a semi-conducteur et son procede de production |
CNB971927987A CN1175480C (zh) | 1996-03-06 | 1997-03-05 | 半导体装置及其制造方法 |
EP97905446A EP0951063B1 (en) | 1996-03-06 | 1997-03-05 | Process for producing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8049065A JP2951882B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置の製造方法及びこれを用いて製造した半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09246320A JPH09246320A (ja) | 1997-09-19 |
JP2951882B2 true JP2951882B2 (ja) | 1999-09-20 |
Family
ID=12820690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8049065A Expired - Fee Related JP2951882B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置の製造方法及びこれを用いて製造した半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6452280B1 (ja) |
EP (2) | EP1191578A3 (ja) |
JP (1) | JP2951882B2 (ja) |
KR (1) | KR100300758B1 (ja) |
CN (1) | CN1175480C (ja) |
DE (1) | DE69722661T2 (ja) |
WO (1) | WO1997033313A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1223612A4 (en) * | 2000-05-12 | 2005-06-29 | Matsushita Electric Ind Co Ltd | PCB FOR SEMICONDUCTOR COMPONENTS, THEIR MANUFACTURING METHOD AND MANUFACTURING OF THE FITTING PLANT FOR THE PCB |
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JP3409957B2 (ja) | 1996-03-06 | 2003-05-26 | 松下電器産業株式会社 | 半導体ユニット及びその形成方法 |
JP2891184B2 (ja) * | 1996-06-13 | 1999-05-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5808319A (en) * | 1996-10-10 | 1998-09-15 | Advanced Micro Devices, Inc. | Localized semiconductor substrate for multilevel transistors |
-
1996
- 1996-03-06 JP JP8049065A patent/JP2951882B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-05 WO PCT/JP1997/000672 patent/WO1997033313A1/ja active IP Right Grant
- 1997-03-05 KR KR1019980707001A patent/KR100300758B1/ko not_active IP Right Cessation
- 1997-03-05 EP EP01129307A patent/EP1191578A3/en not_active Ceased
- 1997-03-05 EP EP97905446A patent/EP0951063B1/en not_active Expired - Lifetime
- 1997-03-05 DE DE69722661T patent/DE69722661T2/de not_active Expired - Fee Related
- 1997-03-05 CN CNB971927987A patent/CN1175480C/zh not_active Expired - Fee Related
- 1997-03-05 US US09/117,695 patent/US6452280B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0951063A4 (ja) | 1999-10-20 |
EP1191578A3 (en) | 2002-05-08 |
US6452280B1 (en) | 2002-09-17 |
JPH09246320A (ja) | 1997-09-19 |
EP0951063B1 (en) | 2003-06-04 |
EP1191578A2 (en) | 2002-03-27 |
EP0951063A1 (en) | 1999-10-20 |
CN1212786A (zh) | 1999-03-31 |
WO1997033313A1 (fr) | 1997-09-12 |
KR19990087563A (ko) | 1999-12-27 |
CN1175480C (zh) | 2004-11-10 |
DE69722661T2 (de) | 2004-05-13 |
DE69722661D1 (de) | 2003-07-10 |
KR100300758B1 (ko) | 2001-11-02 |
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