JPH0433348A - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
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-
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8114—Guiding structures outside the body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路のチップと回路基板とを確実に実装す
る手段を有する半導体装置に関するものである。
る手段を有する半導体装置に関するものである。
（従来の技術）
集積回路のチップを実装するには、ワイヤボンディング
技術とワイヤレスボンディング技術上が使用されている
。近年は後者が実装面積の小さいこと、低コスト、工程
の簡便なこと等のため重視され、その研究開発が盛んに
行われている。ワイヤレスボンディングに際しては、チ
ップの電極を回路基板の電極に接続するのであるが、こ
の′を極間の接続方法としては下記のようなものがある
。
技術とワイヤレスボンディング技術上が使用されている
。近年は後者が実装面積の小さいこと、低コスト、工程
の簡便なこと等のため重視され、その研究開発が盛んに
行われている。ワイヤレスボンディングに際しては、チ
ップの電極を回路基板の電極に接続するのであるが、こ
の′を極間の接続方法としては下記のようなものがある
。
半田、金等の突起電篭（バンプ）を設ける方法、絶縁性
樹脂中に導電性粒子を混在させた異方導電性材料を介在
させる方法、 導電性粒子を電極に選択的に配置する方法このような方
法によって、チップをフェイスダウンによって回路基板
に接続していたつ（発明が解決しようとする課題） 前述のフェイスダウン実装において、チップと回路基板
とのそれぞれの多数の電極を確実に接続するためには、
それらの電極の平面上の位置を正確に合わせるだけでな
く、チップと回路基板との間隔をも高精度に制御する必
要がある。もし、間隔が狭過ぎると、ｔＭｉ接続のため
加圧したとき、例えば、バンプや異方導電性材料中の導
電性粉子や電極下層の破壊、異方導電性を示すべき方向
きは異なった方向への導電性粒子の連なり等の現象が生
じ、接続不良を引き起す。また、チップの面が回路基板
に対して傾斜していると、その両者の間隔の狭い部分で
は上記の同様の現象を生じ、間隔の広い所では、十分な
接触が行われず後続不良が生じる。特に最近は、チップ
のサイズが拡大化するに伴って、僅かな傾斜でもチップ
の両端では大きな差となり、接続不良を引き起す可能性
が高くなっている。
樹脂中に導電性粒子を混在させた異方導電性材料を介在
させる方法、 導電性粒子を電極に選択的に配置する方法このような方
法によって、チップをフェイスダウンによって回路基板
に接続していたつ（発明が解決しようとする課題） 前述のフェイスダウン実装において、チップと回路基板
とのそれぞれの多数の電極を確実に接続するためには、
それらの電極の平面上の位置を正確に合わせるだけでな
く、チップと回路基板との間隔をも高精度に制御する必
要がある。もし、間隔が狭過ぎると、ｔＭｉ接続のため
加圧したとき、例えば、バンプや異方導電性材料中の導
電性粉子や電極下層の破壊、異方導電性を示すべき方向
きは異なった方向への導電性粒子の連なり等の現象が生
じ、接続不良を引き起す。また、チップの面が回路基板
に対して傾斜していると、その両者の間隔の狭い部分で
は上記の同様の現象を生じ、間隔の広い所では、十分な
接触が行われず後続不良が生じる。特に最近は、チップ
のサイズが拡大化するに伴って、僅かな傾斜でもチップ
の両端では大きな差となり、接続不良を引き起す可能性
が高くなっている。
（課題を解決するための手段）
本発明においては、チップと回路基板とのそれぞｎ電極
を有する面間ＶＣ電極に接続されない間隔部材を配置し
て両者を圧接した。
を有する面間ＶＣ電極に接続されない間隔部材を配置し
て両者を圧接した。
（作用）
本発明においては、チップと回路基板との間に間隔部材
を配置しであるから、両者の＃ｊ隔を常に所望の大きさ
に保持することができる。またこの間隔部材の剛性を適
当ＶＣ選択することにより、接続の際の加圧力は、この
間隔部材によって、ある程度負担されバンプや導電性粒
子に過剰な力が加えられることを防止する。また、間隔
部材の厚さを均一にし、チップの周辺部や四隅等に設け
ることにより、チップと回路基板との傾斜を防止するこ
とができる。
を配置しであるから、両者の＃ｊ隔を常に所望の大きさ
に保持することができる。またこの間隔部材の剛性を適
当ＶＣ選択することにより、接続の際の加圧力は、この
間隔部材によって、ある程度負担されバンプや導電性粒
子に過剰な力が加えられることを防止する。また、間隔
部材の厚さを均一にし、チップの周辺部や四隅等に設け
ることにより、チップと回路基板との傾斜を防止するこ
とができる。
（実施例）
第１図は本発明の一実施例の略断面図であって、回路基
板２の表面に間隔部材２３直を設けたものである。チッ
プＩば７リコン又はガリウム・砒素等の半導体基板１１
の表面に多数の回路素子を形成し、必要な部分に複数の
電極１４ａが設けられ、その表面には弾性導電性粒子４
Ｉが接着されている。電極１４ａ以外の表面は通常絶縁
層１２によって被覆されている。弾性導電性粒子４１は
、直径が５〜２０μｍの範囲内で均一の粒径のものが用
いられる。
板２の表面に間隔部材２３直を設けたものである。チッ
プＩば７リコン又はガリウム・砒素等の半導体基板１１
の表面に多数の回路素子を形成し、必要な部分に複数の
電極１４ａが設けられ、その表面には弾性導電性粒子４
Ｉが接着されている。電極１４ａ以外の表面は通常絶縁
層１２によって被覆されている。弾性導電性粒子４１は
、直径が５〜２０μｍの範囲内で均一の粒径のものが用
いられる。
回路基板２はセラミック等の耐熱性硬質の絶縁基板２Ｉ
の表面に薄膜配線を施し、必要な部分に複数の薄膜電極
２４ａが形成されている。この薄膜を極２４ａの位置は
、チップｌを回路基板２Ｖこ載置したとき、チップＩの
電極＋４ａと対応するようにされる。チップ１の周辺部
に対向するように、絶縁基板２１の表面の絶縁層２２０
表面に、間隔部材２８ａが形成される。絶縁層２２は薄
膜電極２４ｇの部分を除く絶縁基板２１の表面！Ｉｆ被
覆し、薄膜配線を保護する。間隔部材２３ａは、絶縁層
２２の表面に例えばガラスペーストをスクリーン印刷す
ることによって、所望の形状に連続して又は断続して形
成される。その高さは、電極１４ａ上に接着された弾性
導電性粒子４Ｉの直径よりも、１〜５μｍ程度低い高さ
に調整される。
の表面に薄膜配線を施し、必要な部分に複数の薄膜電極
２４ａが形成されている。この薄膜を極２４ａの位置は
、チップｌを回路基板２Ｖこ載置したとき、チップＩの
電極＋４ａと対応するようにされる。チップ１の周辺部
に対向するように、絶縁基板２１の表面の絶縁層２２０
表面に、間隔部材２８ａが形成される。絶縁層２２は薄
膜電極２４ｇの部分を除く絶縁基板２１の表面！Ｉｆ被
覆し、薄膜配線を保護する。間隔部材２３ａは、絶縁層
２２の表面に例えばガラスペーストをスクリーン印刷す
ることによって、所望の形状に連続して又は断続して形
成される。その高さは、電極１４ａ上に接着された弾性
導電性粒子４Ｉの直径よりも、１〜５μｍ程度低い高さ
に調整される。
また、その剛性は、バンブや弾性導電性粉子て過剰な力
が加えられないように、比較的高くすることが望ましい
。剛性が高い場合は、間隔部材２３ａの高さと、チップ
ｌ及び回路基板２との間隔の差が小さくされる。
が加えられないように、比較的高くすることが望ましい
。剛性が高い場合は、間隔部材２３ａの高さと、チップ
ｌ及び回路基板２との間隔の差が小さくされる。
を櫃Ｊ４ｇと薄ＩＩＫ電極２４ａとの位置決めを行い、
チップＩを回路基板２に押し付け、双方の電極を圧接し
て接続するが、このときチップＩの周辺部は回路基板２
との間に間隔部材２３ａが存在するため、両者間の間隔
は一定に保持される。両者はその間に存在する接着剤５
１によって固定される。弾性導電性粒子４曹は、均一に
押圧され所望の形状に変形し、チップ１と回路基板２と
の各電極は安定した状態で接続される。
チップＩを回路基板２に押し付け、双方の電極を圧接し
て接続するが、このときチップＩの周辺部は回路基板２
との間に間隔部材２３ａが存在するため、両者間の間隔
は一定に保持される。両者はその間に存在する接着剤５
１によって固定される。弾性導電性粒子４曹は、均一に
押圧され所望の形状に変形し、チップ１と回路基板２と
の各電極は安定した状態で接続される。
第２図は本発明の他の実施例である。第１図の大塵１ｎ
＋の構造との差は、間隔部材＋３ｂがチップｌの表面に
設けられていることと、回路基板側に弾性突起ｉｔ権２
４ｂを設けたことである。間隔部材ｔａｂは、メタルマ
スクを用いたＳｉＮ等のＣＶＤやスパッタリングにより
形成される。間隔部材１３ｂの高さは、回路基板２の表
面の配線の必９／！ｉ一部分に設けた弾性突起電極２４
ｂの亮さより、やや低くされる。第２図においてチップ
ｌ側の電極１４ｂは、チップ１の表面の絶縁ｔ＊ Ｉ
２の一部を除き、配線の一部を露出して形成する。弾性
突起電極２４ｂは、金属粒子、カーホ゛ン粒子等を含有
する導電性ゴム状弾性体によって構成される。チップｌ
側の電極と回路基板２側の電極との位置決めを行い、両
者を圧接し接着剤５１によって固定することは第１図の
場合と同一である。また、間隔部材１１ｂによって、チ
ップ１と回路基板２との間隔が均一に保たれることも同
一であって、その結果、弾性突起電１２４ｂが所望の形
状に均一に抑圧変形され、電極１４ｂと安定した状態で
接続される。
＋の構造との差は、間隔部材＋３ｂがチップｌの表面に
設けられていることと、回路基板側に弾性突起ｉｔ権２
４ｂを設けたことである。間隔部材ｔａｂは、メタルマ
スクを用いたＳｉＮ等のＣＶＤやスパッタリングにより
形成される。間隔部材１３ｂの高さは、回路基板２の表
面の配線の必９／！ｉ一部分に設けた弾性突起電極２４
ｂの亮さより、やや低くされる。第２図においてチップ
ｌ側の電極１４ｂは、チップ１の表面の絶縁ｔ＊ Ｉ
２の一部を除き、配線の一部を露出して形成する。弾性
突起電極２４ｂは、金属粒子、カーホ゛ン粒子等を含有
する導電性ゴム状弾性体によって構成される。チップｌ
側の電極と回路基板２側の電極との位置決めを行い、両
者を圧接し接着剤５１によって固定することは第１図の
場合と同一である。また、間隔部材１１ｂによって、チ
ップ１と回路基板２との間隔が均一に保たれることも同
一であって、その結果、弾性突起電１２４ｂが所望の形
状に均一に抑圧変形され、電極１４ｂと安定した状態で
接続される。
第３図はその他の実施例であって、前述の実施例と異な
る所は、間隔部材をチップ１側の間隔部材１３ｃと回路
基板２側の間隔部材２３ｃとに分けたことと、チップ１
側のバンブ電極１４ｃを導電性ペースト４２を介して回
路基板２側の薄膜電極２４ｃに接続したことである。バ
ンブ電［１４ｃには金メツキが施され、その他のチップ
１０表面は絶縁層１２によって被覆されている。チップ
Ｉの周辺部には複数の間隔部材１３ｃが形成されるが、
これらは、バンブ電極１４ｃを形成するとき、同時に金
メツキによって形成することができる。
る所は、間隔部材をチップ１側の間隔部材１３ｃと回路
基板２側の間隔部材２３ｃとに分けたことと、チップ１
側のバンブ電極１４ｃを導電性ペースト４２を介して回
路基板２側の薄膜電極２４ｃに接続したことである。バ
ンブ電［１４ｃには金メツキが施され、その他のチップ
１０表面は絶縁層１２によって被覆されている。チップ
Ｉの周辺部には複数の間隔部材１３ｃが形成されるが、
これらは、バンブ電極１４ｃを形成するとき、同時に金
メツキによって形成することができる。
回路基板２の表面には、間隔部材２３ｃが、例えば、ニ
ッケル、鋼等の無電解メツキにより、所望の形状で、チ
ップ１０間隔部材１３ｃに対応する位置に複数個形成さ
れている。回路基板２の表面は絶縁層２２によって被覆
されているが、その−部の必要な場所に薄膜電極２４ｃ
を露出させ、導電性ペースト４２を介してバンブ電極１
４ｃに接続させる。各間隔部材１３ｃ及び２３ｃならび
にバンブ電極１４ｃ及び薄膜を極２４ｃの位置決めを行
った後、チップ１を回路基板２に圧接し、接着剤５Ｉに
よって両者を固定する。間隔部材２３ｃの高さは、導電
性ペースト４２が良好な導電性を得るように展延された
ときの厚さに略々等しくされる。第３図の構造の場合は
、チップＩと回路基板２との間隔は、間隔部材＋３ｃ及
び２ｆｌｌｃの合計の高さに均一に保持され、バンブ電
極１４ｃと薄膜電極２４ｃとが安定した状態で、均一に
展延された導電性ペースト４２を介して、接続される。
ッケル、鋼等の無電解メツキにより、所望の形状で、チ
ップ１０間隔部材１３ｃに対応する位置に複数個形成さ
れている。回路基板２の表面は絶縁層２２によって被覆
されているが、その−部の必要な場所に薄膜電極２４ｃ
を露出させ、導電性ペースト４２を介してバンブ電極１
４ｃに接続させる。各間隔部材１３ｃ及び２３ｃならび
にバンブ電極１４ｃ及び薄膜を極２４ｃの位置決めを行
った後、チップ１を回路基板２に圧接し、接着剤５Ｉに
よって両者を固定する。間隔部材２３ｃの高さは、導電
性ペースト４２が良好な導電性を得るように展延された
ときの厚さに略々等しくされる。第３図の構造の場合は
、チップＩと回路基板２との間隔は、間隔部材＋３ｃ及
び２ｆｌｌｃの合計の高さに均一に保持され、バンブ電
極１４ｃと薄膜電極２４ｃとが安定した状態で、均一に
展延された導電性ペースト４２を介して、接続される。
（発明の効果）
本発明においては、以上のようにチップと回路基板との
間に間隔部材を介在させているので、その剛性を適当な
値とすることにより、チップを回路基板に圧接するとき
、過剰な加圧力は間隔部材で負担され、バンブ電極や導
電性粒子に過剰な力が加えられることを防止し、これら
の破壊や電極下層の破壊を防止し、また、異方導電性を
示すべき方向とは異なる方向への導電性が生じない。従
って、微妙な加圧力の調整を行わなくても、接続不良が
発生し稚い。また、チップと（ロ）路基板との間隔が苓
々一定に維持されるので、バンブ電極の高さのばらつへ
や、加圧力の不均一等つ；あっても、各電櫃間の接続を
安定に保持し、チップサイズの大型化にも対処できる。
間に間隔部材を介在させているので、その剛性を適当な
値とすることにより、チップを回路基板に圧接するとき
、過剰な加圧力は間隔部材で負担され、バンブ電極や導
電性粒子に過剰な力が加えられることを防止し、これら
の破壊や電極下層の破壊を防止し、また、異方導電性を
示すべき方向とは異なる方向への導電性が生じない。従
って、微妙な加圧力の調整を行わなくても、接続不良が
発生し稚い。また、チップと（ロ）路基板との間隔が苓
々一定に維持されるので、バンブ電極の高さのばらつへ
や、加圧力の不均一等つ；あっても、各電櫃間の接続を
安定に保持し、チップサイズの大型化にも対処できる。
第１図は本発明の一実施例の略断面図、第２図は他の実
施例の略断面図、第３図はその他の実施例の略断面図で
ある。 Ｉ・・チップ、 ２・・・回路基板、 １３ｂ、１
３ｃ。 ２３ａ、２３ｃｍ間隔部材、 １４ａ、１４ｂ−［極
、＋４ｃ・・・バンブ電極、 ２４ａ、２４ｃ・ 薄
膜電極、２４ｂ・・・弾性突起ヱ極
施例の略断面図、第３図はその他の実施例の略断面図で
ある。 Ｉ・・チップ、 ２・・・回路基板、 １３ｂ、１
３ｃ。 ２３ａ、２３ｃｍ間隔部材、 １４ａ、１４ｂ−［極
、＋４ｃ・・・バンブ電極、 ２４ａ、２４ｃ・ 薄
膜電極、２４ｂ・・・弾性突起ヱ極
Claims (1)
- １、チップの電極を有する面と回路基板の電極を有する
面との間に、電極と接続されない間隔部材を配置し、そ
れぞれの電極を接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14116790A JPH0433348A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14116790A JPH0433348A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433348A true JPH0433348A (ja) | 1992-02-04 |
Family
ID=15285695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14116790A Pending JPH0433348A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433348A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997033313A1 (fr) * | 1996-03-06 | 1997-09-12 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| US6103551A (en) * | 1996-03-06 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor unit and method for manufacturing the same |
| US6365500B1 (en) * | 1994-05-06 | 2002-04-02 | Industrial Technology Research Institute | Composite bump bonding |
| JP2008060585A (ja) * | 1994-09-20 | 2008-03-13 | Tessera Inc | 半導体チップの順応性インターフェースを形成する方法 |
-
1990
- 1990-05-29 JP JP14116790A patent/JPH0433348A/ja active Pending
Cited By (6)
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