JPH05211256A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05211256A JPH05211256A JP21710791A JP21710791A JPH05211256A JP H05211256 A JPH05211256 A JP H05211256A JP 21710791 A JP21710791 A JP 21710791A JP 21710791 A JP21710791 A JP 21710791A JP H05211256 A JPH05211256 A JP H05211256A
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- JP
- Japan
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- chip
- cavity
- board
- substrate
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】 （修正有）
【目的】薄型、高密度実装化すること。
【構成】下層基板２とキャビティ基板３とで形成した電
気配線基板のキャビティ１３内にＩＣチップ２０をフェ
イスダウンで、ＩＣチップ２０の電極と内層配線パター
ン１２の電極とをバンプ２を介して接合し、そのＩＣチ
ップ２０の裏面２２に、熱良伝導性材１６を介して、上
層基板４で封止している。 【効果】ＩＣチップを基板の内部に実装すたため、薄型
実装でき、それだけ電子機器を超小型化、超薄型に構成
できる。
気配線基板のキャビティ１３内にＩＣチップ２０をフェ
イスダウンで、ＩＣチップ２０の電極と内層配線パター
ン１２の電極とをバンプ２を介して接合し、そのＩＣチ
ップ２０の裏面２２に、熱良伝導性材１６を介して、上
層基板４で封止している。 【効果】ＩＣチップを基板の内部に実装すたため、薄型
実装でき、それだけ電子機器を超小型化、超薄型に構成
できる。
Description
【０００１】
【産業上の利用分野】この発明は、フリップチップ型の
ような半導体素子（以下、「ＩＣチップ」と記す）を多
層電気配線基板（以下、「基板」と記す）内へ実装した
半導体装置に関するものである。
ような半導体素子（以下、「ＩＣチップ」と記す）を多
層電気配線基板（以下、「基板」と記す）内へ実装した
半導体装置に関するものである。
【０００２】
【従来の技術】従来、基板へのＩＣチップの実装方法の
一つにフリップチップ実装方法がある。この実装方法は
基板の表面に配線された電気回路の電極に、バンプを介
してＩＣチップの電極をボンディングする方法であっ
て、所謂ワイヤボンド実装方法に比べて実装密度を高め
られる優れた特徴がある。
一つにフリップチップ実装方法がある。この実装方法は
基板の表面に配線された電気回路の電極に、バンプを介
してＩＣチップの電極をボンディングする方法であっ
て、所謂ワイヤボンド実装方法に比べて実装密度を高め
られる優れた特徴がある。
【０００３】
【発明が解決しようとする課題】しかし、前記フリップ
チップ実装方法は、ＩＣチップの裏面が基板に密着しな
いために放熱性が悪いという欠点がある。この欠点を補
うために、ＩＣチップにヒートシンクを装着する方法が
あるが、直接装着しようとしても装着することができ
ず、間に基板等を入れなければならなかったために放熱
性が良くないという欠点があった。また、ＩＣチップを
実装する部分が基板の表面にあるため、実装密度的には
それ程高密度で実装するこができないという欠点もあっ
た。この発明は、このような欠点を解決した半導体装置
を提供しようとするものである。
チップ実装方法は、ＩＣチップの裏面が基板に密着しな
いために放熱性が悪いという欠点がある。この欠点を補
うために、ＩＣチップにヒートシンクを装着する方法が
あるが、直接装着しようとしても装着することができ
ず、間に基板等を入れなければならなかったために放熱
性が良くないという欠点があった。また、ＩＣチップを
実装する部分が基板の表面にあるため、実装密度的には
それ程高密度で実装するこができないという欠点もあっ
た。この発明は、このような欠点を解決した半導体装置
を提供しようとするものである。
【０００４】
【課題を解決するための手段】そのためこの発明は、キ
ャビティを有する基板の、そのキャビティ内に配線され
た電気回路の電極に、バンプを介してＩＣチップの電極
を接続し、このように接続されたＩＣチップの電極が無
い面に、熱良伝導性材を介して、前記電気配線基板とは
別の基板で封入する構成にした。
ャビティを有する基板の、そのキャビティ内に配線され
た電気回路の電極に、バンプを介してＩＣチップの電極
を接続し、このように接続されたＩＣチップの電極が無
い面に、熱良伝導性材を介して、前記電気配線基板とは
別の基板で封入する構成にした。
【０００５】
【作用】従って、この発明の半導体装置であれば、ＩＣ
チップから発生する熱の大半を基板を介して伝導、発散
でき、しかも通常のフリップチップ実装方法に比べて、
ＩＣチップを基板の中に実装するため、薄型、高密度実
装が可能になる。
チップから発生する熱の大半を基板を介して伝導、発散
でき、しかも通常のフリップチップ実装方法に比べて、
ＩＣチップを基板の中に実装するため、薄型、高密度実
装が可能になる。
【０００６】
【実施例】以下、この発明の実施例を図面と共に詳述す
る。図１はこの発明のＩＣチップの実装方法の第１の実
施例を説明するための断面図、図２はこの発明のＩＣチ
ップの実装方法の第２の実施例を説明するための断面
図、そして図３はこの発明のＩＣチップの実装方法の第
３の実施例を説明するとめの断面図である。
る。図１はこの発明のＩＣチップの実装方法の第１の実
施例を説明するための断面図、図２はこの発明のＩＣチ
ップの実装方法の第２の実施例を説明するための断面
図、そして図３はこの発明のＩＣチップの実装方法の第
３の実施例を説明するとめの断面図である。
【０００７】先ず、図１を用いてこの発明の半導体装置
を説明する。符号１は全体としてこの半導体装置を示
す。この半導体装置１は下層基板２、キャビティ基板
３、上層基板４とからなる積層基板で構成されている。
これらの各基板の素材は、例えば、ガラスエポキシ樹
脂、セラミック等である。下層基板２の外部表面５には
表面配線パターン６が、その内部表面７には内層配線パ
ターン８が形成されている。また同様に上層基板４の外
部表面９には表面配線パターン１０が、その内部表面１
１には内層配線パターン１２が形成されている。キャビ
ティ基板３には、ＩＣチップ２０が挿入しうる面積の孔
が開けられていて、このようなキャビティ基板３と下層
基板２とでキャビティ１３が形成される。このキャビテ
ィ基板３の厚みはＩＣチップ２０の厚みより厚くしてお
く必要がある。前記各表面配線パターン６、１０及び内
層配線パターン８、１２はそれぞれ必要に応じてビアホ
ール１４で接続されている。符号２０はＩＣチップで、
その複数の電極（図示していない）にはバンプ２１が接
合されている。なお、符号１５はＩＣチップ２０以外の
チップ部品１５で、表面配線パターン６及び１０にマウ
ントされている。
を説明する。符号１は全体としてこの半導体装置を示
す。この半導体装置１は下層基板２、キャビティ基板
３、上層基板４とからなる積層基板で構成されている。
これらの各基板の素材は、例えば、ガラスエポキシ樹
脂、セラミック等である。下層基板２の外部表面５には
表面配線パターン６が、その内部表面７には内層配線パ
ターン８が形成されている。また同様に上層基板４の外
部表面９には表面配線パターン１０が、その内部表面１
１には内層配線パターン１２が形成されている。キャビ
ティ基板３には、ＩＣチップ２０が挿入しうる面積の孔
が開けられていて、このようなキャビティ基板３と下層
基板２とでキャビティ１３が形成される。このキャビテ
ィ基板３の厚みはＩＣチップ２０の厚みより厚くしてお
く必要がある。前記各表面配線パターン６、１０及び内
層配線パターン８、１２はそれぞれ必要に応じてビアホ
ール１４で接続されている。符号２０はＩＣチップで、
その複数の電極（図示していない）にはバンプ２１が接
合されている。なお、符号１５はＩＣチップ２０以外の
チップ部品１５で、表面配線パターン６及び１０にマウ
ントされている。
【０００８】このような構成の半導体装置１の製造は、
例えば、次のような手順で行うことができる。先ず、下
層基板２とキャビティ基板３とを、例えば、エポキシ系
接着剤を介して真空圧着し、積層する。積層された下層
基板２とキャビティ基板３とでキャビティ１３が形成さ
れるので、このキャビティ１３内に露出した内層配線パ
ターン８の先端の各電極に、前記各バンプ２１が整合す
るように、前記キャビティ１３内に、フェースダウンで
ＩＣチップ２０を配置し、各バンプ２１を各電極に接合
させる。即ち、フリップチップ実装を行う。その後、Ｉ
Ｃチップ２０の裏面２２に、エポキシ樹脂、銅等の熱伝
導性が良好な材料１６を介して、上層基板４をやはり真
空圧着し、積層して、前記半導体装置１が完成する。こ
のような半導体装置１に、必要に応じて、このように積
層された基板の表面配線パターン６及び１０にＩＣチッ
プ２０とは異なる、電気回路構成部品であるチップ部品
１５を表面実装することができる。
例えば、次のような手順で行うことができる。先ず、下
層基板２とキャビティ基板３とを、例えば、エポキシ系
接着剤を介して真空圧着し、積層する。積層された下層
基板２とキャビティ基板３とでキャビティ１３が形成さ
れるので、このキャビティ１３内に露出した内層配線パ
ターン８の先端の各電極に、前記各バンプ２１が整合す
るように、前記キャビティ１３内に、フェースダウンで
ＩＣチップ２０を配置し、各バンプ２１を各電極に接合
させる。即ち、フリップチップ実装を行う。その後、Ｉ
Ｃチップ２０の裏面２２に、エポキシ樹脂、銅等の熱伝
導性が良好な材料１６を介して、上層基板４をやはり真
空圧着し、積層して、前記半導体装置１が完成する。こ
のような半導体装置１に、必要に応じて、このように積
層された基板の表面配線パターン６及び１０にＩＣチッ
プ２０とは異なる、電気回路構成部品であるチップ部品
１５を表面実装することができる。
【０００９】なお、前記の説明では、バンプ２１をＩＣ
チップ２０の各電極に接合した場合を例示して説明した
が、これらのバンプ２１は内層配線パターン８の各電極
に予め接合しておいてもよいことはいうまでもない。
チップ２０の各電極に接合した場合を例示して説明した
が、これらのバンプ２１は内層配線パターン８の各電極
に予め接合しておいてもよいことはいうまでもない。
【００１０】
【発明の効果】以上の説明から明らかなように、この発
明の半導体装置は、ＩＣチップを基板の内部に実装すた
ため、部品の実装密度が向上する。そして、ＩＣチップ
の裏面に基板が接しているので、放熱性も向上させるこ
とができる。従って、通常のフリップチップ実装方法に
比べて、薄型実装が可能になり、それだけ電子機器を超
小型、超薄型に構成できる等の望ましい効果が得られ
る。
明の半導体装置は、ＩＣチップを基板の内部に実装すた
ため、部品の実装密度が向上する。そして、ＩＣチップ
の裏面に基板が接しているので、放熱性も向上させるこ
とができる。従って、通常のフリップチップ実装方法に
比べて、薄型実装が可能になり、それだけ電子機器を超
小型、超薄型に構成できる等の望ましい効果が得られ
る。
【図１】この発明の半導体装置の実施例を説明するため
の断面図である。
の断面図である。
１ 半導体装置（ＩＣチップ） ２ 下層基板 ３ キャビティ基板 ４ 上層基板 ６ 表面配線パターン ８ 内層配線パターン １０ 表面配線パターン １２ 内層配線パターン １３ キャビティ １４ ビアホール １６ 熱良伝導性材 ２０ 半導体素子（ＩＣチップ） ２１ バンプ
Claims (1)
- 【請求項１】キャビティを有する電気配線基板の該キャ
ビティ内に配線された電気回路の電極に、バンプを介し
て半導体素子の電極を接続し、このように接続された該
半導体素子の該電極が無い面に、熱良伝導性材を介し
て、前記電気配線基板とは別の電気配線基板で封入した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21710791A JPH05211256A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21710791A JPH05211256A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211256A true JPH05211256A (ja) | 1993-08-20 |
Family
ID=16698961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21710791A Pending JPH05211256A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211256A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
| US5566448A (en) * | 1995-06-06 | 1996-10-22 | International Business Machines Corporation | Method of construction for multi-tiered cavities used in laminate carriers |
| JP2003303938A (ja) * | 2002-02-05 | 2003-10-24 | Sony Corp | 半導体装置内蔵多層配線基板及びその製造方法 |
| KR100406447B1 (ko) * | 1999-12-30 | 2003-11-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| JP2006120996A (ja) * | 2004-10-25 | 2006-05-11 | Murata Mfg Co Ltd | 回路モジュール |
| CN100341127C (zh) * | 2004-01-27 | 2007-10-03 | 卡西欧计算机株式会社 | 半导体器件 |
| JP2012244166A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造とその製造方法 |
-
1991
- 1991-08-28 JP JP21710791A patent/JPH05211256A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
| US5578796A (en) * | 1994-12-20 | 1996-11-26 | International Business Machines Corporation | Apparatus for laminating and circuitizing substrates having openings therein |
| US5566448A (en) * | 1995-06-06 | 1996-10-22 | International Business Machines Corporation | Method of construction for multi-tiered cavities used in laminate carriers |
| KR100406447B1 (ko) * | 1999-12-30 | 2003-11-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| JP2003303938A (ja) * | 2002-02-05 | 2003-10-24 | Sony Corp | 半導体装置内蔵多層配線基板及びその製造方法 |
| CN100341127C (zh) * | 2004-01-27 | 2007-10-03 | 卡西欧计算机株式会社 | 半导体器件 |
| JP2006120996A (ja) * | 2004-10-25 | 2006-05-11 | Murata Mfg Co Ltd | 回路モジュール |
| JP2012244166A (ja) * | 2011-05-20 | 2012-12-10 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージ構造とその製造方法 |
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