JP2541494B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2541494B2 JP2541494B2 JP5343021A JP34302193A JP2541494B2 JP 2541494 B2 JP2541494 B2 JP 2541494B2 JP 5343021 A JP5343021 A JP 5343021A JP 34302193 A JP34302193 A JP 34302193A JP 2541494 B2 JP2541494 B2 JP 2541494B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- printed wiring
- semiconductor chip
- electrode
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
しくはプリント配線板上に実装された半導体装置に関す
る。
置の一例を示し、図3は図4におけるIII-III 線縦断面
図、図4は平面図である。以下、これらの図に基づき説
明する。
するプリント配線板52の表面52aに設けられた導電
体箔54と、導電体箔54に裏面58bが接着されると
共に表面58aに電極58cを有する半導体チップ58
と、半導体チップ58の電極58cとプリント配線板5
2の電極パッド50とを電気的に接続するアウターリー
ド60とを備えている。
アウターリード60を形成し、アウターリード60と半
導体チップ58の電極58cとを熱圧着してテープキャ
リアを製造し、テープキャリアをいわゆるフェースアッ
プでプリント配線板52に実装したものである。このと
き、放熱特性及び電気ノイズ耐力を向上させるために、
プリント配線板52の表面52aの銅箔等の導電体箔5
4に、銀エポキシ樹脂等の導電性接着剤62を介して、
半導体チップ58の裏面58bを接着させている。
来の半導体装置では、半導体チップ58等をフェースア
ップでプリント配線板52の表面52aに実装するの
で、半導体チップ58の厚みとアウターリード60の高
さが最低限必要となり、いわゆる低背実装が困難であっ
た。また、プリント配線板52の表面52aの導電体箔
54は、プリント配線板52の回路パターンの設計上の
制限から、半導体チップ58の裏面58bの面積程度に
しか大きくできず、放熱特性を向上させるにも限度があ
った。
能にすると共に、半導体チップの放熱特性を向上できる
半導体装置を提供することにある。
は、上記目的を達成するためになされたものであり、電
極パッドを有するとともに内部に広がって形成された導
電体層を有するプリント配線板と、前記導電体層が内底
面となるように前記プリント配線板に設けられた凹部
と、裏面が導電性接着剤によって前記導電体層に接着さ
れることにより前記凹部に収容されると共に表面に電極
を有する半導体チップと、この半導体チップの前記電極
と前記プリント配線板の前記電極パッドとを電気的に接
続するアウターリードとを備えたものである。
底面には導電体層が設けられている。この導電体層に半
導体チップの裏面を接着させることにより、プリント配
線板に半導体チップが実装される。このとき、従来のプ
リント配線板表面に半導体チップを実装したものに比べ
て、おおよそ凹部の深さに相当する厚み分(最大でおお
よそ半導体チップの厚み分)だけ、半導体チップを実装
したプリント配線板が薄くなる。
が、凹部の内底面を越えてプリント配線板の内部に広が
って形成されているので、従来のプリント配線板表面に
半導体チップを実装したものに比べて、半導体チップの
熱の伝わる面積が大きくなる。
例を示し、図1は図2におけるI-I 線縦断面図、図2は
平面図である。以下、これらの図に基づき説明する。た
だし、図3及び図4と同一部分には同一符号を付し説明
を省略する。
1を有するプリント配線板10に設けられた凹部12
と、凹部12の内底面12aに設けられた導電体層14
と、導電体層14に裏面58bが接着されることにより
凹部12に収容されると共に表面58aに電極58cを
有する半導体チップ58と、半導体チップ58の電極5
8cとプリント配線板10の電極パッド11とを電気的
に接続するアウターリード16とを備えている。
接着剤層を介して金属箔を積層し、この金属箔の不要部
分をエッチングにより除去することにより任意の電極パ
ッド11や回路パターンが形成されたものである。一般
に絶縁基材としては、ガラスエポキシ系、ポリミイド系
の基材が使用され、金属箔には銅箔が使用されている。
また、プリント配線板10は、絶縁基材の表面及び内層
にも導電性の回路を形成している多層基板である。この
プリント配線板10のテープキャリアを搭載する任意の
位置には、テープキャリアの半導体チップ58を埋め込
むことが可能な半導体チップ58より大きい四角い凹部
12が形成されている。この四角い凹部12の内底面1
2aは、内層の導電体層14が露出している。導電体層
14は、GND層(接地層)として構成されており、最
大でプリント配線板10の面積と同等の面積を有するも
のである。
プから成る電極58cを有した半導体チップ58と、電
極58cに熱圧着されたアウターリード16とから構成
されている。半導体チップ58は、電気回路が形成され
た表面58aと、金属層が形成された裏面58bとを有
する。
0にフェィスアップ方式で実装する工程を説明する。
プリント配線板10の電極パッド11に接続するため
に、任意の形状に成形を行なう。
は、クリームはんだによる印刷,はんだメッキ等により
予めはんだを供給しておく。プリント配線板10の凹部
12内の導電体層14の表面すなわち内底面12aに
は、銀エポキシ樹脂等の導電性接着剤62を塗布する。
ェースアップで実装する場合、プリント配線板10の凹
部12に半導体チップ58を埋め込む形態で実装を行な
う。この際、半導体チップ58の表面58aが上、裏面
58bが下を向いた形となり、裏面58bは、プリント
配線板10の凹部12の導電体層14に導電性接着剤6
2を介して接着されることになる。
せ、半導体チップ58の裏面58bとプリント配線板1
0の導電体層14とは接続される。
プリント配線板10の凹部12の周辺に位置する電極パ
ッド11に搭載され、アウターリード16をヒートツー
ル等により加熱し、予め電極パッド11に供給されてい
たはんだを溶解しボンディングを行なう。この一連の作
業によりテープキャリアのプリント配線板10への実装
が終了する。
ント配線板に設けられた凹部に半導体チップを接着させ
るようにしたので、従来のプリント配線板表面に半導体
チップを実装したものに比べて、おおよそ凹部の深さに
相当する厚み分だけ薄くできる。したがって、低背実装
が可能となることにより、プリント配線板から構成され
る電子装置の薄形化及び小型化に寄与できる。
層が、凹部の内底面を越えてプリント配線板の内部に広
がって形成されていることにより、従来のプリント配線
板表面に半導体チップを実装したものに比べて、半導体
チップからの熱が伝わる面積を大きくできるので、半導
体チップの放熱特性を向上できる。また、この導電体層
はプリント配線板の内部に広がって形成されていること
により、プリント配線板の両面に配線パターンを形成で
きるので、高密度に部品を実装できる。
Claims (1)
- 【請求項1】 電極パッドを有するとともに内部に広が
って形成された導電体層を有するプリント配線板と、前
記導電体層が内底面となるように前記プリント配線板に
設けられた凹部と、裏面が導電性接着剤によって前記導
電体層に接着されることにより前記凹部に収容されると
共に表面に電極を有する半導体チップと、この半導体チ
ップの前記電極と前記プリント配線板の前記電極パッド
とを電気的に接続するアウターリードとを備えた半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5343021A JP2541494B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5343021A JP2541494B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07170050A JPH07170050A (ja) | 1995-07-04 |
JP2541494B2 true JP2541494B2 (ja) | 1996-10-09 |
Family
ID=18358332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5343021A Expired - Fee Related JP2541494B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2541494B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101313392B (zh) * | 2005-10-05 | 2011-03-16 | 陶氏康宁公司 | 涂布的基底及其制备方法 |
WO2007045112A1 (de) * | 2005-10-20 | 2007-04-26 | Creative Led Gmbh | Leistungsgehäuse für halbleiterchips und deren anordnung zur wärmeabfuhr |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0331092Y2 (ja) * | 1985-08-27 | 1991-07-01 | ||
JPH0432780Y2 (ja) * | 1986-05-14 | 1992-08-06 | ||
JPH0197581U (ja) * | 1987-12-19 | 1989-06-29 |
-
1993
- 1993-12-15 JP JP5343021A patent/JP2541494B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07170050A (ja) | 1995-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7193329B2 (en) | Semiconductor device | |
KR100694739B1 (ko) | 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지 | |
JP2501019B2 (ja) | フレキシブル回路ボ―ド | |
JP2860646B2 (ja) | 半導体パッケージ及び製造方法 | |
WO1995008189A1 (fr) | Circuit multipuce | |
JP2003017518A (ja) | 混成集積回路装置の製造方法 | |
US6271057B1 (en) | Method of making semiconductor chip package | |
JPH11312756A (ja) | 半導体装置 | |
JP2001168233A (ja) | 多重回線グリッド・アレイ・パッケージ | |
JPH05121644A (ja) | 電子回路デバイス | |
JPH0656873B2 (ja) | 集積回路モジュールの機能を変更する方法および装置 | |
US6101098A (en) | Structure and method for mounting an electric part | |
US6320136B1 (en) | Layered printed-circuit-board and module using the same | |
JP2541494B2 (ja) | 半導体装置 | |
JPH07231050A (ja) | チップパッケージ,チップキャリア及びその製造方法、回路基板の端子電極及びその形成方法、ならびにチップパッケージ実装体 | |
KR20020055687A (ko) | 반도체 패키지 | |
JPH05211256A (ja) | 半導体装置 | |
JP2794262B2 (ja) | 電子回路パッケージ | |
JPH08167676A (ja) | 半導体装置 | |
JPH0645763A (ja) | 印刷配線板 | |
JP2614495B2 (ja) | 電子部品搭載用基板 | |
JP3177934B2 (ja) | マルチチップ半導体装置 | |
JPH10150065A (ja) | チップサイズパッケージ | |
JP2599290Y2 (ja) | ハイブリッドic | |
JPH06140535A (ja) | テープキャリアパッケージ型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960604 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070725 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |