JPH04144162A - 半導体装置 - Google Patents

半導体装置

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JPH04144162A
JPH04144162A JP2267235A JP26723590A JPH04144162A JP H04144162 A JPH04144162 A JP H04144162A JP 2267235 A JP2267235 A JP 2267235A JP 26723590 A JP26723590 A JP 26723590A JP H04144162 A JPH04144162 A JP H04144162A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は半導体装置に係わり、特に電源電圧発生用のパ
ワートランジスタやパワーIC等のパワー素子と、制御
用素子とが混載された樹脂封止型の半導体装置に関する
ものである。
(従来の技術) 近年、電力用のパワー素子と、このパワー素子を制御す
る制御用集積回路素子とを一つのパッケージ内に混載す
ることが行われている。パワー素子とリードとの間は、
超音波を加えてアルミニウム線を接合するUSワイヤボ
ンディングにより結線が行われ、制御用素子とリードと
の間は、熱と超音波とを併用して金線を接合するUSワ
イヤボンディングにより結線か行われる。この後、樹脂
により画素子が封止される。
集積回路素子を一つ搭載する場合にも、素子の電極パッ
ドとリードとの間でワイヤボンディングか可能なように
、電極パッドの配列に工夫を要する。例えば第3図に示
された装置では、リードフレームのアイランド]14上
に搭載された制御用素子111の電極バット111aの
配列(PI〜P12)か、インナリート113の配列(
Ll〜L12)と対応している。このため、電極パッド
111aとインナリード113とをボンディングワイヤ
112により接合することが可能である。
しかし、第4図に示されたように制御用素子111の電
極パッド114の配列(PI〜P12)がインナリード
113の配列(Ll〜L12)と対応していないとボン
ディングワイヤ112が交差して接触のおそれかあった
り、ワイヤボンディングを行うことが不可能な場合があ
る。
さらに制御用素子のみならず、パワー素子も混載させる
装置では、画素子の間での結線が必要なことから、制御
用素子の電極パッドの配列にはさらに制約か加えられる
。このため、既存の制御用素子と同等の機能を有する素
子があれば足りる場合にも、電極パッドの配列を変えて
新たに設計し直す必要があった。また場合によっては、
電極パッドの配列を変えたために素子の寸法が大きくな
ることがあった。
さらに、消費電力の大きいパワー素子が出現したり、複
数個のパワー素子を一つのパッケージ内に混載させると
いった市場での要求があり、放熱性を向上させる必要性
が高まっている。しかし、従来のバソケーン構造では放
熱性に問題かあった。
第5図に示されたように、パワー素子101とリド10
3との間かボンディングワイヤ1041こより結線され
、放熱性を高めるために銅(Cu)やアルミニウム(A
I)等から成る放熱板102かパワー素子101の下方
に設けられている。そして、パワー素子101と放熱板
102とかモールド樹脂105により封止されている。
ところが、パワー素子101と放熱板102との間に存
在するモールド樹脂105の熱伝導率は極めて悪い。こ
のため、パワー素子1.01から発生した熱か逃げずに
温度か上昇し、素子の特性に悪影響を与えたり場合によ
っては破壊に至ることがあった。
また、モールド樹脂105の内部には、気泡が存在する
可能性か高い。パワー素子101と放熱板102との間
に気泡か存在すると、絶縁耐圧か低下しリークか発生す
る虞れかある。
(発明か解決しようとする課題) このように従来の混載型の半導体装置には、既存の制御
用素子を電極パッドの配列の関係から流用できなかった
り、放熱性や絶縁耐圧で劣るという問題かあった。
本発明は上記事情に鑑み、制御用素子の電極パッドの配
列の自由度か高く既存の素子の流用が可能であり、さら
に放熱性及び絶縁耐圧性が向上した半導体装置を提供す
ることを目的とする。
〔発明の構成〕
(課題を解決するための手段) 本発明は、電力用のパワー素子と、このパワー素子を制
御する制御用素子とか混載された樹脂封止型の半導体装
置であって、パワー素子が゛搭載される第1の絶縁基板
と、制御用素子が搭載される第2の絶縁基板と、パワー
素子が発生した熱を外部へ放熱するだめの放熱板と、パ
ワー素子あるいは制御用素子との間で結線されるリード
とを備え、第1の絶縁基板及び第2の絶縁基板はそれぞ
れ放熱板に接合されており、第2の絶縁基板にはパター
ン配線か形成されており、制御用素子の電極パッドとパ
ワー素子、あるいは電極パッドとリードとの間でパター
ン配線を介して結線が行われていることを特徴としてい
る。
ここで第1の絶縁基板は、窒化アルミニウム基板、又は
酸化ベリリア基板であってもよい。
また第2の絶縁基板には、絶縁基板上のパターン配線部
分にペースト状の金属か塗布されて焼き付けられた金属
ペースト基板、又はセラミック性の絶縁基板に金属から
成るパターン配線が貼付けられた基板、又はガラスエポ
キシ樹脂から成る絶縁基板に金属から成るパターン配線
層が積層された基板のいずれかを用いることかできる。
(作 用) 制御用素子と、パワー素子あるいはリードとの間での結
線が、制御用素子が搭載されている第2の絶縁基板に形
成されたパターン配線を介して行われているため、制御
用素子の電極パッドの配列に制約がなく、高い自由度が
得られる。これにより、既存の制御用素子と同等の機能
のものを用いる場合には、新たに電極パッドの配列を変
えるよう設計し直す必要がなく、流用か可能となる。ま
た、パワー素子か第1の絶縁基板を介して放熱板に接合
された状態にあり、放熱板との間には熱伝導性の低い樹
脂は介在しておらず、パワー素子から発生した熱が第1
の絶縁基板から放熱板へ直接伝わって大気中へ放熱され
るため、放熱性に優れている。また、パワー素子と放熱
板との間には樹脂が介在しないため、樹脂中に気泡が含
まれていてもリークする虞れがなく、高い絶縁耐圧か確
保される。
ここで、第1の絶縁基板に窒化アルミニウム基板、又は
酸化ベリリア基板を用いた場合には、これらの基板は熱
伝導性が良好なため、高い放熱性が得られる。
第2の絶縁基板に金属ペースト基板を用いることができ
るか、セラミック性の絶縁基板に金属から成るパターン
配線が貼付けられた基板を用いた場合には、金属ペース
ト基板を用いた場合よりも微細なパターン配線を形成す
ることが可能なため、制御用素子の電極パッドの配列の
自由度がより高められ、ガラスエポキシ樹脂から成る絶
縁基板に金属から成るパターン配線層か積層された基板
を用いた場ごには、高い量産性とコスト低減か達成され
る。
(実施例) 以下、本発明の一実施例について図面を7照して説明す
る。第1図に本実施例による半導体装置のパッケージ構
造を示す。パワー素子11と制御用素子2とが混載され
ているが、従来と異なりパワー素子11は窒化アルミニ
ウム基板12上に接合され、制御用素子2は金属ペース
ト基板7上に接合されている。
窒化アルミニウム基板12は、窒化アルミニウム(AI
 N)から成る絶縁性基板の表面に、厚さ0.3關の銅
から成るパターン12a及び12bが貼付けられたもの
である。このような窒化アルミニウム基板12の表面に
半田つけによりパワー素子11が搭載されたものが、放
熱板5上に同じく半田付けにより接合されている。パワ
ー素子11の電極パッドとリード21との間は、アルミ
ニウムから成るボンディングワイヤ14により直接結線
され、あるいはパワー素子11の電極パッドと窒化アル
ミニウム基板12のバ9− ンl 2 aとかボンディ
ングワイヤ16により一端結線され、さらにパターン1
2aとリード21とがボンディングワイヤ17により結
線されている。
一方の制御用素子2が搭載された金属ペースト基板7は
、セラミックから成る絶縁基板の表面に、ペースト状の
金属かパターン状に描かれた状態で焼き付けられたもの
である。この金属ペースト基板7の表面に制御用素子2
が半田付されたものが、放熱板5上にさらに半田付けに
より接合されている。この制御用素子2とリード21、
あるいはパワー素子11との間の結線は、金属ペースト
基板7を介して行われる。
第2図に、金属ペースト基板7とリード21との間の結
線の様子を示す。金属ペースト基板7の表面に、制御用
素子2が搭載されている。制御用素子2の電極パッド2
aとリード21とは、金属ペースト基板7上に形成され
たパターン7aを介して結線される。電極パッド2aと
パターン7aとがボンディングワイヤ3によって接続さ
れ、パターン7aとリード21とがボンディングワイヤ
4により接続されている。
このように、パターン7aを介して電極パッド2aとリ
ード21とが結線されるため、電極パッド2aの配列(
Pi〜P12)とリード21の配列(L1〜L12)と
が対応している必要がない。
またパターン7aは、絶縁性フィルムを介在させること
で多層配線とすることも可能である。これにより、制御
用素子2のバッド2aの配列の自由度はより高められる
本実施例によれば、制御用素子2の電極パッド2aの配
列は、金属ペースト基板7によってリード21ヘワイヤ
ボンデイングしやすい位置に変換されることになる。従
って、制御用素子2の電極パント2aの配列に制約が与
えられず、機能的に既存の素子と同等のものを用いる場
合には、新たに電極パッドの配列を変えた素子に設計し
直す必要がなくコスト低減を図ることができる。
また制御用素子2からパワー素子11への結線において
も、第1図に示されたように金属ペースト基板7を介し
てワイヤボンディングを行うことができる。このため、
パターン7aの引き回しを工夫することで結線か可能で
あり、両者の電極バットの配列の自由度か高められる。
さらに、従来は第5図に示されたようにパワー素子10
1と放熱板102との間にモールド樹脂105が介在し
、パワー素子101が発熱した熱の逃げ道がなく放熱性
に問題かあった。これに対し本実施例では、比較的熱伝
導性か良好な窒化アルミニウム基板12を介して、パワ
ー素子11と放熱板5とが接合された状態にある。この
ため、パワー素子11から発生した熱は、半田を通して
窒化アルミニウム基板12の表面上のパターン12a及
び12bに拡散し、窒化アルミニウム基板12を伝わっ
て放熱板5から外部へ放出される。
このように、熱がスムーズに伝達されて外部へ放熱され
るため、このパッケージ構造は放熱性に優れている。こ
れにより、温度の上昇が抑制されて素子の電気的特性に
悪影響が及ばず破壊が防止される。ここで、パターン1
2a及び12bは厚くて幅か広い程熱の伝導性か向上す
るか、一般には約CL1a+11の厚みをaしていれば
良好な放熱性が得られる。
またパワー素子11と放熱板5との間にモールド樹脂6
が介在しないため、樹脂内部に気泡が存在しても絶縁耐
圧は低下せず、リークの発生か防止される。
上述した実施例は一例であり、本発明を限定するもので
はない。例えば、パワー素子や制御用素子の数には限定
されず、三つ以上含むものであっても本発明の適用は可
能である。またパワー素子を搭載する絶縁基板の材質は
、約2 Q W / m K以上である熱伝導性が比較
的良好な固体無機物であれば、いずれを用いてもよい。
例えば、酸化ベリリア(Be O)基板等を用いること
ができる。
また制御用素子を搭載する絶縁基板には、金属ペースト
基板の他に、パターンを形成したセラミック性の基板を
用いることもできる。このようなメタライズされたセラ
ミック基板を用いた場合には、金属ペースト基板よりも
パターンをより微細化することができ、制御用素子の電
極バットの配列の自由度をより高めることかできる。ま
た半導体装置を量産する場合には、量産性に優れコスト
低減が期待できるガラスエポキシ樹脂から成る基板を用
いることができる。
〔発明の効果〕
以上説明したように本発明の半導体装置によれば、制御
用素子と、リードあるいはパワー素子との間での結線が
、制御用素子が搭載されている第2の絶縁基板上のパタ
ーン配線を介して行われるため、制御用素子の電極パッ
ドの配列に制約が与えられず高い自由度が得られ、機能
的に同等な制御用素子を用いる場合には既存のものを流
用することが可能であり、コストが低減される。また、
パワー素子は第1の絶縁基板を介して放熱板に接合され
、放熱板との間に樹脂が介在していないため、放熱性に
優れ、素子の特性に悪影響が及ばず破壊も防止される。
さらに、樹脂中に気泡が含まれていたとしても、パワー
素子と放熱板との間には樹脂が介在しないためリークか
発生する虞れかなく、高い絶縁耐圧か得られる。
【図面の簡単な説明】 第1図は本発明の一実施例による半導体装置のパッケー
ジ構造を示した縦断面図、第2図は同装置における金属
ペースト基板に搭載された制御用素子とリードとの結線
状態を示した平面図、第3図は従来の半導体装置におけ
る制御用素子とリードとの結線状態を示した平面図、第
4図は従来の半導体装置において制御用素子の電極パッ
ドの配列とリードとの配列が対応していない場合の結線
状態を示した平面図、第5図は従来の半導体装置におけ
るパッケージ構造を示した縦断面図である。 2・・制御用素子、2a・・電極バット、3.4.13
.14,15.16 17・・・ボンディングワイヤ、
5・・・放熱板、6・・・モールド樹脂、7・・・金属
ペースト基板、7a、12a  12b・・・パターン
、11・・パワー素子、12・・窒化アルミニウム基板
、21・・リード。 穿、 図 第2 閃

Claims (1)

  1. 【特許請求の範囲】 1、電力用のパワー素子と、このパワー素子を制御する
    制御用素子とが混載された樹脂封止型の半導体装置にお
    いて、 前記パワー素子が搭載される第1の絶縁基板と、前記制
    御用素子が搭載される第2の絶縁基板と、前記パワー素
    子が発生した熱を外部へ放熱するための放熱板と、 前記パワー素子あるいは前記制御用素子との間で結線さ
    れるリードとを備え、 前記第1の絶縁基板及び前記第2の絶縁基板は、それぞ
    れ前記放熱板に接合されており、前記第2の絶縁基板に
    はパターン配線が形成されており、前記制御用素子の電
    極パッドと前記パワー素子、あるいは前記電極パッドと
    前記リードとの間で前記パターン配線を介して結線が行
    われていることを特徴とする半導体装置。 2、前記第1の絶縁基板は、窒化アルミニウム基板、又
    は酸化ベリリア基板であることを特徴とする請求項1記
    載の半導体装置。 3、前記第2の絶縁基板は、絶縁基板上のパターン配線
    部分にペースト状の金属が塗布されて焼き付けられた金
    属ペースト基板、又はセラミック性の絶縁基板に金属か
    ら成るパターン配線が貼付けられた基板、又はガラスエ
    ポキシ樹脂から成る絶縁基板に金属から成るパターン配
    線層が積層された基板のいずれかであることを特徴とす
    る請求項1又は2記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081442A (ja) * 1998-10-05 2007-03-29 Fuji Electric Device Technology Co Ltd 半導体素子のパッケージおよびその製造方法
WO2009090849A1 (ja) * 2008-01-17 2009-07-23 Applied Nanoparticle Laboratory Corporation ワイヤボンディング方法及び電子部品実装体
US7843700B2 (en) 2004-04-14 2010-11-30 Denso Corporation Semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109667B1 (ko) 2008-12-22 2012-01-31 한국전자통신연구원 방열 성능이 향상된 전력 소자 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081442A (ja) * 1998-10-05 2007-03-29 Fuji Electric Device Technology Co Ltd 半導体素子のパッケージおよびその製造方法
US7843700B2 (en) 2004-04-14 2010-11-30 Denso Corporation Semiconductor device
US8179688B2 (en) 2004-04-14 2012-05-15 Denso Corporation Semiconductor device
WO2009090849A1 (ja) * 2008-01-17 2009-07-23 Applied Nanoparticle Laboratory Corporation ワイヤボンディング方法及び電子部品実装体

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