JPH05211246A - リードレスチップキャリア型半導体装置 - Google Patents
リードレスチップキャリア型半導体装置Info
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- JPH05211246A JPH05211246A JP4014892A JP1489292A JPH05211246A JP H05211246 A JPH05211246 A JP H05211246A JP 4014892 A JP4014892 A JP 4014892A JP 1489292 A JP1489292 A JP 1489292A JP H05211246 A JPH05211246 A JP H05211246A
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- package substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
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- H01L2224/49171—Fan-out arrangements
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】リードレスチップキャリア型半導体装置パッケ
ージにおいて放熱性を向上するとともにさらに薄型化を
画ること。 【構成】樹脂枠３Ａがは導体チップ２Ａを接着する部分
とワイヤボンディング及び封止樹脂４Ａ用の樹脂注入の
ための窓３Ａ１を有し、半導体チップ２Ａの裏面がパッ
ケージ基板１Ａの底面と実質的に同一面上に露出してい
る。
ージにおいて放熱性を向上するとともにさらに薄型化を
画ること。 【構成】樹脂枠３Ａがは導体チップ２Ａを接着する部分
とワイヤボンディング及び封止樹脂４Ａ用の樹脂注入の
ための窓３Ａ１を有し、半導体チップ２Ａの裏面がパッ
ケージ基板１Ａの底面と実質的に同一面上に露出してい
る。
Description
【０００１】
【産業上の利用分野】本発明は表面実装用半導体装置に
関し、特に、リードレスチップキャリア型半導体装置に
関するものである。
関し、特に、リードレスチップキャリア型半導体装置に
関するものである。
【０００２】
【従来の技術】半導体装置のプリント基板への実装密度
を高めるために、リードレスチップキャリア型のパッケ
ージにしたものがある。
を高めるために、リードレスチップキャリア型のパッケ
ージにしたものがある。
【０００３】通常の、リードレスチップキャリア型半導
体装置は、図４に示すように、パッケージ基板１の端面
に、はんだ付け可能なスルーホール電極１２が引き出さ
れており、実装する場合、プリント基板７の配線パター
ン（導体層７１）に、はんだ８にて接続する方法がとら
れている。
体装置は、図４に示すように、パッケージ基板１の端面
に、はんだ付け可能なスルーホール電極１２が引き出さ
れており、実装する場合、プリント基板７の配線パター
ン（導体層７１）に、はんだ８にて接続する方法がとら
れている。
【０００４】このリードレスチップキャリア型半導体装
置は、図３に示すように、パッケージ基板１のキャビテ
ィ１１部に半導体チップ２を接着し、ボンディングワイ
ヤ５により、導体層３に接続され、スルーホール電極１
２へ引き出されている。さらに、半導体チップ２及びボ
ンディングワイヤ５を保護するために、エポキシ材等の
封止樹脂４がコーティングされるが、樹脂流れを防止す
るため及び樹脂面を平坦にするために樹脂枠３があらか
じめ接着されている。この種のパッケージは、通常のリ
ード付きフラットパック型のパッケージに比べ、プリン
ト基板上への実装面積を１／２程度にすることができ
る。また、パッケージ内の配線が短いため、寄生容量，
インダクタンスを小さくでき、高周波回路にも適してい
る。さらに、パッケージ厚さを１．３〜１．５ｍｍ以下
程度までに薄型化でき、軽量化もはかれるため、携帯用
電子機器に用いられることが多く、現在１００ピン程度
のものまで実用化されている。さらに付け加えるなら
ば、チップオンボードと呼ばれるプリント基板上への直
接チップ実装と比べても、歩留り，交換等の組立性にす
ぐれ、取り扱いやすい利点を有している。
置は、図３に示すように、パッケージ基板１のキャビテ
ィ１１部に半導体チップ２を接着し、ボンディングワイ
ヤ５により、導体層３に接続され、スルーホール電極１
２へ引き出されている。さらに、半導体チップ２及びボ
ンディングワイヤ５を保護するために、エポキシ材等の
封止樹脂４がコーティングされるが、樹脂流れを防止す
るため及び樹脂面を平坦にするために樹脂枠３があらか
じめ接着されている。この種のパッケージは、通常のリ
ード付きフラットパック型のパッケージに比べ、プリン
ト基板上への実装面積を１／２程度にすることができ
る。また、パッケージ内の配線が短いため、寄生容量，
インダクタンスを小さくでき、高周波回路にも適してい
る。さらに、パッケージ厚さを１．３〜１．５ｍｍ以下
程度までに薄型化でき、軽量化もはかれるため、携帯用
電子機器に用いられることが多く、現在１００ピン程度
のものまで実用化されている。さらに付け加えるなら
ば、チップオンボードと呼ばれるプリント基板上への直
接チップ実装と比べても、歩留り，交換等の組立性にす
ぐれ、取り扱いやすい利点を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、通常こ
の種のパッケージでは、プリント基板上に直接はんだ付
けされるので、パッケージ基板にセラミック等を使用す
ると、プリント基板と熱膨張係数の違いにより、温度サ
イクル等で接続部にクラックを生じやすいため、パッケ
ージ基板にはプリント基板と同じガラスエポキシ材等が
使用される。ところがガラスエポキシ材は熱伝導性に劣
るため、半導体チップとプリント基板間の熱抵抗が大き
くなり、パッケージ内の消費電力は数百ｍＷ程度のもの
までに限られる欠点がある。
の種のパッケージでは、プリント基板上に直接はんだ付
けされるので、パッケージ基板にセラミック等を使用す
ると、プリント基板と熱膨張係数の違いにより、温度サ
イクル等で接続部にクラックを生じやすいため、パッケ
ージ基板にはプリント基板と同じガラスエポキシ材等が
使用される。ところがガラスエポキシ材は熱伝導性に劣
るため、半導体チップとプリント基板間の熱抵抗が大き
くなり、パッケージ内の消費電力は数百ｍＷ程度のもの
までに限られる欠点がある。
【０００６】またパッケージ厚さにおいても、現状の
１．３〜１．５ｍｍ程度が限界であり、さらに薄型化を
はかることは困難である。
１．３〜１．５ｍｍ程度が限界であり、さらに薄型化を
はかることは困難である。
【０００７】
【課題を解決するための手段】本願第１の発明のリード
レスチップキャリア型半導体装置は、中央にデバイスホ
ールを設け、端面にスルーホール電極を設け、前記スル
ーホール電極に接続された導体層を設けたパッケージ基
板と、前記デバイスホール内に配置した半導体チップ
と、前記パッケージ基板および半導体チップ上に配置
し、前記導体層の先端と前記半導体チップの電極端子と
に対応して窓を設けた樹脂枠と、前記セラミック基板、
半導体チップおよび樹脂枠を連結し接合する封止樹脂と
からなるというものである。
レスチップキャリア型半導体装置は、中央にデバイスホ
ールを設け、端面にスルーホール電極を設け、前記スル
ーホール電極に接続された導体層を設けたパッケージ基
板と、前記デバイスホール内に配置した半導体チップ
と、前記パッケージ基板および半導体チップ上に配置
し、前記導体層の先端と前記半導体チップの電極端子と
に対応して窓を設けた樹脂枠と、前記セラミック基板、
半導体チップおよび樹脂枠を連結し接合する封止樹脂と
からなるというものである。
【０００８】また本願第２の発明のリードレスチップキ
ャリア型半導体装置は、中央にキャビティを設け、端面
にスルーホール電極を設け、前記スルーホール電極に接
続された導体層を設けたパッケージ基板と、前記キャビ
ティ部にフェースダウンボンディングした半導体チップ
と、前記キャビティ部を前記半導体チップの裏面を露出
して埋める封止樹脂とを有するというものである。
ャリア型半導体装置は、中央にキャビティを設け、端面
にスルーホール電極を設け、前記スルーホール電極に接
続された導体層を設けたパッケージ基板と、前記キャビ
ティ部にフェースダウンボンディングした半導体チップ
と、前記キャビティ部を前記半導体チップの裏面を露出
して埋める封止樹脂とを有するというものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１（ａ）は本願第１の発明の一実施例の
平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図であ
る。
平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図であ
る。
【００１１】この実施例は、中央にデバイスホール１Ａ
１を設け、端面にスルーホール電極１Ａ２を設け、スル
ーホール電極１Ａ２に接続された導体層１Ａ３を設けた
パッケージ基板１Ａと、デバイスホール１Ａ１内に配置
した半導体チップ２Ａと、パッケージ基板１Ａおよび半
導体チップ２上に配置し、導体層１Ａ３の先端と半導体
チップ２Ａの電極端子（図示しないボンディングパッ
ド）とに対応して窓３Ａ１を設けた樹脂枠３Ａと、パッ
ケージ基板１Ａ、半導体チップ２Ａおよび樹脂枠３Ａを
連結し接合する封止樹脂４Ａとからなるというものであ
る。
１を設け、端面にスルーホール電極１Ａ２を設け、スル
ーホール電極１Ａ２に接続された導体層１Ａ３を設けた
パッケージ基板１Ａと、デバイスホール１Ａ１内に配置
した半導体チップ２Ａと、パッケージ基板１Ａおよび半
導体チップ２上に配置し、導体層１Ａ３の先端と半導体
チップ２Ａの電極端子（図示しないボンディングパッ
ド）とに対応して窓３Ａ１を設けた樹脂枠３Ａと、パッ
ケージ基板１Ａ、半導体チップ２Ａおよび樹脂枠３Ａを
連結し接合する封止樹脂４Ａとからなるというものであ
る。
【００１２】図３の従来例では、半導体チップ２はその
裏面側にて、パッケージ基板１に接着されていたのに対
し、本実施例では半導体チップ２Ａは、その表面中央部
を利用して、樹脂枠３Ａに接着固定される。半導体チッ
プの電極端と導体層１Ａ３とをボンディングワイヤ５に
より接続し、さらに封止樹脂４Ａ用の樹脂液を注入する
ための窓３Ａ１が、樹脂枠３Ａに設けてありそれらの工
程はほぼ従来例と同様に行える。このようにして、半導
体チップ２Ａ裏面が、パッケージ基板底面と実質的に同
一面上に露出して形成することができる。
裏面側にて、パッケージ基板１に接着されていたのに対
し、本実施例では半導体チップ２Ａは、その表面中央部
を利用して、樹脂枠３Ａに接着固定される。半導体チッ
プの電極端と導体層１Ａ３とをボンディングワイヤ５に
より接続し、さらに封止樹脂４Ａ用の樹脂液を注入する
ための窓３Ａ１が、樹脂枠３Ａに設けてありそれらの工
程はほぼ従来例と同様に行える。このようにして、半導
体チップ２Ａ裏面が、パッケージ基板底面と実質的に同
一面上に露出して形成することができる。
【００１３】ここで注意しなければならないことは、半
導体チップ２Ａ裏面のパッケージ基板１Ａの底面からの
露出距離は、プリント基板実装時にスルーホール電極１
Ａ２が浮きすぎないように、はんだペースト厚さ以下１
００μｍ程度以下にし、かつ、パッケージ基板底面より
内側へ後退しないように寸法を設定しておくことが重要
である。
導体チップ２Ａ裏面のパッケージ基板１Ａの底面からの
露出距離は、プリント基板実装時にスルーホール電極１
Ａ２が浮きすぎないように、はんだペースト厚さ以下１
００μｍ程度以下にし、かつ、パッケージ基板底面より
内側へ後退しないように寸法を設定しておくことが重要
である。
【００１４】図３と図１とを比較すると容易に分るよう
に、パッケージ基板１のキャビティ１１部の厚さ程度
（０．３〜０．５ｍｍ）は確実に薄型化できる。更に、
半導体チップ２Ａの裏面をプリント基板に接触させて実
装できるため、熱放散が改善され最大消費電力約１Ｗの
ものを実現することができる。
に、パッケージ基板１のキャビティ１１部の厚さ程度
（０．３〜０．５ｍｍ）は確実に薄型化できる。更に、
半導体チップ２Ａの裏面をプリント基板に接触させて実
装できるため、熱放散が改善され最大消費電力約１Ｗの
ものを実現することができる。
【００１５】図２は本願第２の発明の一実施例の断面図
である。
である。
【００１６】この実施例は、中央にキャビティ１Ｂ１を
設け、端面にスルーホール１Ｂ２を設け、スルーホール
電極１Ｂ２に接続された導体層１Ｂ３を設けたパッケー
ジ基板１Ａと、キャビティ１Ｂ１部にフェースダウンボ
ンディングした半導体チップ２Ｂと、キャビティ１Ｂ１
部を半導体チップ２Ｂの裏面を露出して埋める封止樹脂
４Ｂとを有するというものである。
設け、端面にスルーホール１Ｂ２を設け、スルーホール
電極１Ｂ２に接続された導体層１Ｂ３を設けたパッケー
ジ基板１Ａと、キャビティ１Ｂ１部にフェースダウンボ
ンディングした半導体チップ２Ｂと、キャビティ１Ｂ１
部を半導体チップ２Ｂの裏面を露出して埋める封止樹脂
４Ｂとを有するというものである。
【００１７】本実施例においては、半導体チップ２Ｂ
と、導体層１Ｂ３との電気的接続は、半田バンプ６によ
ってなされている。この場合、パッケージ基板１Ｂは多
層構造でやや複雑となるが、半導体チップの接続パッド
（図示しない）の位置の制約がなく（チップ中央に設け
ることも可）、接続点数も多くとれるのが利点である。
従って、本発明においては、半導体チップとパッケージ
基板との接続方法に関しては、何ら限定することはな
い。また、パッケージ基板及び封止樹脂の材料について
も限定されないことは言うまでもない。
と、導体層１Ｂ３との電気的接続は、半田バンプ６によ
ってなされている。この場合、パッケージ基板１Ｂは多
層構造でやや複雑となるが、半導体チップの接続パッド
（図示しない）の位置の制約がなく（チップ中央に設け
ることも可）、接続点数も多くとれるのが利点である。
従って、本発明においては、半導体チップとパッケージ
基板との接続方法に関しては、何ら限定することはな
い。また、パッケージ基板及び封止樹脂の材料について
も限定されないことは言うまでもない。
【００１８】
【発明の効果】以上説明したように本発明においては、
半導体チップの裏面はパッケージ基板底面と同一面、あ
るいはそれ以上に露出されているため、プリント基板実
装時には、半導体チップ裏面が直接、プリント基板面に
接触した構造になる。そのため、従来の場合と比べて、
半導体チップの熱放散が改善され、また、パッケージ厚
さにおいても薄型化できるという効果を有している。
半導体チップの裏面はパッケージ基板底面と同一面、あ
るいはそれ以上に露出されているため、プリント基板実
装時には、半導体チップ裏面が直接、プリント基板面に
接触した構造になる。そのため、従来の場合と比べて、
半導体チップの熱放散が改善され、また、パッケージ厚
さにおいても薄型化できるという効果を有している。
【図１】本願第１の発明の一実施例の平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】本願第２の発明の一実施例の断面図である。
【図３】従来例の斜視図（図３（ａ））および断面図
（図３（ｂ））である。
（図３（ｂ））である。
【図４】従来例の実装状態を示す断面図である。
１，１Ａ，１Ｂ パッケージ基板 １１，１Ｂ１ キャビティ １Ａ１ デバイスホール １２，１Ａ２，１Ｂ２ スルーホール電極 １３，１Ａ３，１Ｂ３ 導体層 ２，２Ａ，２Ｂ 半導体チップ ３，３Ａ 樹脂枠 ４，４Ａ，４Ｂ 封止樹脂 ５ ボンディングワイヤ ６ 半田バンプ ７ プリント基板 ７１ 導体層 ８ はんだ
Claims (2)
- 【請求項１】 中央にデバイスホールを設け、端面にス
ルーホール電極を設け、前記スルーホール電極に接続さ
れた導体層を設けたパッケージ基板と、前記デバイスホ
ール内に配置した半導体チップと、前記パッケージ基板
および半導体チップ上に配置し、前記導体層の先端と前
記半導体チップの電極端子とに対応して窓を設けた樹脂
枠と、前記セラミック基板、半導体チップおよび樹脂枠
を連結し接合する封止樹脂とからなることを特徴とする
リードレスチップキャリア型半導体装置。 - 【請求項２】 中央にキャビティを設け、端面にスルー
ホール電極を設け、前記スルーホール電極に接続された
導体層を設けたパッケージ基板と、前記キャビティ部に
フェースダウンボンディングした半導体チップと、前記
キャビティ部を前記半導体チップの裏面を露出して埋め
る封止樹脂とを有することを特徴とするリードレスチッ
プキャリア型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014892A JPH05211246A (ja) | 1992-01-30 | 1992-01-30 | リードレスチップキャリア型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014892A JPH05211246A (ja) | 1992-01-30 | 1992-01-30 | リードレスチップキャリア型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211246A true JPH05211246A (ja) | 1993-08-20 |
Family
ID=11873658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014892A Withdrawn JPH05211246A (ja) | 1992-01-30 | 1992-01-30 | リードレスチップキャリア型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130272A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体集積回路装置 |
| US6953991B2 (en) | 2000-07-19 | 2005-10-11 | Shindo Company, Ltd. | Semiconductor device |
-
1992
- 1992-01-30 JP JP4014892A patent/JPH05211246A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130272A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 半導体集積回路装置 |
| US6953991B2 (en) | 2000-07-19 | 2005-10-11 | Shindo Company, Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |