JP2002270763A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002270763A JP2001072221A JP2001072221A JP2002270763A JP 2002270763 A JP2002270763 A JP 2002270763A JP 2001072221 A JP2001072221 A JP 2001072221A JP 2001072221 A JP2001072221 A JP 2001072221A JP 2002270763 A JP2002270763 A JP 2002270763A
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wiring
semiconductor
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Toshitaka Akaboshi
年隆 赤星
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 配線基板に搭載される半導体素子が、雑音に
対して弱いアナログＩＣ等の場合、半導体素子の裏面が
接地されないことにより、正常な動作が行われないとい
う課題があった。 【解決手段】 配線基板１１に搭載される第１の半導体
素子１３の裏面と第２の半導体素子１９の裏面との間お
よびアンダーフィル材１５の表面に導電性材料１８が形
成されることによって、２つの半導体素子の裏面と配線
基板１１の上面に形成された接地電極１７とが電気的に
接続されるので、第１の半導体素子１３または第２の半
導体素子１９がアナログＩＣ等の雑音に対して弱い半導
体素子であっても、正常な動作が行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明の半導体装置およびそ
の製造方法は、配線基板上に複数の半導体素子が積層し
て搭載された半導体装置に関するものであり、特に、配
線基板に搭載される半導体素子がアナログＩＣである半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、実装面積の省スペース化のた
めに、配線基板上に複数の半導体素子が積層して搭載さ
れた半導体装置が提案されている。
【０００３】以下、従来の半導体装置について図面を参
照しながら説明する。
【０００４】図４（ａ）は従来の半導体装置を示した平
面図であり、図４（ｂ）は図４（ａ）のＣ−Ｃ１箇所の
断面図である。
【０００５】図４（ａ）および図４（ｂ）に示すよう
に、第１の半導体素子１の電極に形成されたＡｕバンプ
２とセラミックからなる配線基板３上に形成された配線
４とが導電性接着剤５を介して電気的に接続され、第１
の半導体素子１と配線基板３との隙間および第１の半導
体素子１の側部はアンダーフィル材６により封止されて
いる。そして、第１の半導体素子１の裏面と第２の半導
体素子７の裏面とがダイボンド材８を介して接着され、
第２の半導体素子７の電極と配線基板３上の配線４とが
金属細線９で電気的に接続されている。そして、配線基
板３上で第１の半導体素子１、第２の半導体素子７およ
び金属細線９が封止樹脂１０により封止されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は、配線基板に搭載される２つの半導体素子
の裏面と配線基板の表面における接地電極とは電気的に
接続されていないため、半導体素子がアナログＩＣの場
合は、雑音が混入して必要な信号を分離することが困難
となり、正常な動作を行うことができない。
【０００７】本発明は、前記従来の課題を解決するもの
で、配線基板に搭載された複数の半導体素子の裏面と配
線基板上の接地電極とを電気的に接続することにより、
半導体素子がアナログＩＣの場合でも対応できる半導体
装置およびその製造方法の提供を目的とするものであ
る。
【０００８】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置は、その上面に第１の配
線および第２の配線が形成された配線基板と、前記配線
基板上の第１の配線とバンプを介して電気的に接続され
た第１の半導体素子と、前記第１の半導体素子と裏面ど
うしで接着された第２の半導体素子と、前記第２の半導
体素子の電極と前記配線基板上の第２の配線とを電気的
に接続した金属細線と、前記配線基板と前記第１の半導
体素子との間を封止したアンダーフィル材と、前記配線
基板上の第１の半導体素子、第２の半導体素子および金
属細線を封止した封止樹脂とよりなる半導体装置であっ
て、前記第１の半導体素子の裏面と前記第２の半導体素
子の裏面とが導電性材料により接着され、前記第１の半
導体素子の裏面および前記第２の半導体素子の裏面と、
前記配線基板上に形成された接地電極とが前記導電性材
料により電気的に接続されている。
【０００９】このように、半導体素子の裏面と接地電極
とを電気的に接続することにより、半導体素子がアナロ
グＩＣであっても雑音の影響を受けることなく、正常な
半導体素子の動作を実現することが可能となる。
【００１０】また、アンダーフィル材は第１の半導体素
子の側部から接地電極まで形成され、導電性材料は前記
アンダーフィル材の上面および接地電極にも形成されて
いる。
【００１１】これにより、封止樹脂による封止前に、ア
ンダーフィル材上に導電性材料を塗布することで、半導
体素子の裏面と配線基板上に形成された接地電極との電
気的接続を確保することが可能となる。
【００１２】また、第１の半導体素子または第２の半導
体素子はアナログＩＣである。
【００１３】また、第１の半導体素子および第２の半導
体素子はともにアナログＩＣである。
【００１４】このように、配線基板に搭載する複数の半
導体素子が、雑音の混入に対して弱く、必要な信号を分
離することが困難なアナログＩＣであっても、正常な半
導体素子の動作を確保することができる。
【００１５】また、本発明の半導体装置の製造方法は、
配線基板の上面に形成された第１の配線と第１の半導体
素子の電極とをバンプを介して電気的に接続し、前記配
線基板と前記第１の半導体素子との間をアンダーフィル
材により封止する工程と、前記第１の半導体素子の裏面
から前記配線基板上の接地電極まで導電性材料を形成す
る工程と、前記第１の半導体素子の裏面と第２の半導体
素子の裏面とを前記導電性材料を介して接着する工程
と、前記第２の半導体素子の電極と前記配線基板の上面
に形成された第２の配線とを金属細線により電気的に接
続する工程と、前記配線基板上の第１の半導体素子、第
２の半導体素子および金属細線を封止樹脂により封止す
る工程とからなる。
【００１６】このような半導体装置の製造方法により、
２つの半導体素子の裏面と配線基板上に形成された接地
電極とが電気的に接続されるので、アナログＩＣ等を搭
載した半導体装置であっても、雑音の混入によって必要
な信号を分離できなくなるという不具合を防止できる。
【００１７】また、配線基板の上面に形成された第１の
配線と第１の半導体素子の電極とをバンプを介して電気
的に接続し、前記配線基板と前記第１の半導体素子との
間をアンダーフィル材により封止する工程では、前記配
線基板の上面に樹脂を供給し、前記樹脂の上方から前記
第１の半導体素子を押し付けて前記配線基板上の第１の
配線と前記第１の半導体素子の電極に形成されたバンプ
とを電気的に接続する。
【００１８】これにより、配線基板と第１の半導体素子
との間におけるシート状の樹脂により気泡が進入しにく
いので、ボイドの発生等の不具合が発生することなく、
安定した封止を実現することができる。
【００１９】また、配線基板の上面に形成された第１の
配線と第１の半導体素子の電極とをバンプを介して電気
的に接続し、前記配線基板と前記第１の半導体素子との
間をアンダーフィル材により封止する工程では、前記配
線基板の上面に形成された第１の配線と第１の半導体素
子の電極に形成されたバンプとを接続した後、前記配線
基板と前記第１の半導体素子との間に樹脂を注入する。
【００２０】これにより、ペースト状の樹脂を用いた封
止工法によって配線基板と第１の半導体素子との間を封
止できる。
【００２１】また、第１の半導体素子または第２の半導
体素子はアナログＩＣである。
【００２２】また、第１の半導体素子および第２の半導
体素子はともにアナログＩＣである。
【００２３】このような半導体装置の製造方法により、
配線基板に搭載する複数の半導体素子が、雑音の混入に
対して弱く、必要な信号を分離することが困難なアナロ
グＩＣであっても、正常な半導体素子の動作を確保する
ことができる。
【００２４】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について図面を参照しながら
説明する。
【００２５】まず、本実施形態の半導体装置について説
明する。
【００２６】図１（ａ）は、本実施形態の半導体装置を
上方から透視した図であり、図１（ｂ）は図１（ａ）の
底面側から見た図であり、図１（ｃ）は図１（ａ）のＡ
−Ａ１箇所における断面図である。
【００２７】図１（ａ）〜図１（ｃ）に示すように、ガ
ラスエポキシ樹脂またはセラミックからなる多層の配線
基板１１上に形成された第１の配線１２と第１の半導体
素子１３の電極に形成されたＡｕまたはハンダからなる
バンプ１４とが電気的に接続され、第１の半導体素子１
３と配線基板１１との間および第１の半導体素子１３の
側部にはエポキシ樹脂からなるシート状またはペースト
状のアンダーフィル材１５が形成されている。本実施形
態では、第１の半導体素子１３はアナログＩＣである
が、裏面にバックバイアスを要するメモリーチップでも
よい。なお、第１の半導体素子１３の裏面にはあらかじ
め、厚みが１〜１０[Å]のフラッシュＡｕメッキ等の導
電性皮膜が蒸着されている。配線基板１１の底面には外
部端子１６が形成され、配線基板１１の内部に形成され
たスルーホールによって配線基板１１上の第１の配線１
２と電気的に接続されている。
【００２８】そして、第１の半導体素子１３の側部から
配線基板１１上に形成された接地電極１７までなだらか
にフィレット状のアンダーフィル材１５が形成され、第
１の半導体素子１３の裏面、アンダーフィル材１５の表
面および配線基板１１上の接地電極１７に、Ａｇペース
ト等の導電性材料１８が形成されているので、第１の半
導体素子１３の裏面と配線基板１１上に形成された接地
電極１７とが電気的に接続されている。接地電極１７
は、配線基板１１の内部に形成されたスルーホールによ
って、配線基板１１のＧＮＤ層を経由し、配線基板１１
の裏面に形成された外部端子１６と電気的に接続されて
いる。
【００２９】さらに、第１の半導体素子１３の裏面に形
成された導電性材料１８を介して、第１の半導体素子１
３の裏面と第２の半導体素子１９の裏面とが接着されて
いるが、第２の半導体素子１９の裏面にもフラッシュＡ
ｕメッキ等の導電性皮膜が蒸着されているので、配線基
板１１上に形成された接地電極１７は第２の半導体素子
１９の裏面とも電気的に接続されている。すなわち、ア
ンダーフィル材１５は、第１の半導体素子１３の側部か
ら接地電極１７までフィレット状に形成されているの
で、導電性材料１８がアンダーフィル材１５の上面に形
成されることで、第１の半導体素子１３の裏面および第
２の半導体素子１９の裏面と、接地電極１７とが導電性
材料１８によって電気的に接続されている。また、本実
施形態の導電性材料１８は接着性を有するので、導電性
材料１８の上面に直接第２の半導体素子１９の裏面を接
着することができる。なお、第２の半導体素子１９も第
１の半導体素子１３と同様に、アナログＩＣまたは裏面
にバックバイアスを要するメモリーチップでもよい。
【００３０】そして、第２の半導体素子１９の電極と配
線基板１１上に形成された第２の配線２０とが金属細線
２１によって電気的に接続され、配線基板１１上の第１
の半導体素子１３、第２の半導体素子１９および金属細
線２１が封止樹脂２２によって封止されている。第２の
配線２０は配線基板１１の内部に形成されたスルーホー
ルにより、配線基板１１の裏面の外部端子１６と電気的
に接続されている。
【００３１】以上、本実施形態の半導体装置は、第１の
半導体素子の裏面および第２の半導体素子の裏面と、配
線基板上に形成された接地電極とが、導電性材料によっ
て電気的に接続されているので、配線基板に搭載した２
つの半導体素子の裏面の電位が接地電極の電位と同電位
となって、アナログＩＣ等に対する雑音の混入による不
具合を防止できる。また、本実施形態で用いる導電性材
料は接着性を有するので、第１の半導体素子の裏面に供
給した導電性材料に直接第２の半導体素子を接着でき
る。
【００３２】次に、本実施形態の半導体装置の製造方法
について説明する。
【００３３】なお、前記した半導体装置と同一の構成要
件には同一の符号を付し、共通の内容については省略す
る。
【００３４】図２および図３は本実施形態の半導体装置
の製造方法の各工程を示す断面図である。
【００３５】図２（ａ）に示すように、配線基板１１の
上面に第１の半導体素子１３を搭載し、配線基板１１の
上面に形成された第１の配線１２と第１の半導体素子１
３の電極に形成されたバンプ１４とをＡｇペーストを介
して電気的に接続する。なお、第１の半導体素子１３の
裏面には、厚みが１〜１０[Å]のフラッシュＡｕメッキ
等の導電性皮膜が蒸着されている。また、配線基板１１
の上面には第１の配線１２以外に、第２の配線２０およ
び配線基板１１内部のＧＮＤ層と電気的に接続された接
地電極１７が形成され、配線基板１１の裏面には、配線
基板１１の内部に形成されたスルーホールによって、配
線基板１１の上面に形成された第１の配線１２、第２の
配線２０、接地電極１７、そして配線基板１１の内部に
形成されたＧＮＤ層と電気的に接続された複数の外部端
子１６が形成されている。
【００３６】次に、図２（ｂ）に示すように、配線基板
１１の上面と第１の半導体素子１３との間にエポキシ系
のアンダーフィル材１５を注入し、また、第１の半導体
素子１３の側部にもフィレット状にアンダーフィル材１
５を供給した後、加熱して硬化させる。ここで、第１の
半導体素子１３の側部に形成されたアンダーフィル材１
５は、第１の半導体素子１３の裏面の端部から接地電極
１７まで、なだらかなフィレットを形成している。な
お、第１の半導体素子１３を配線基板１１に搭載する前
に、アンダーフィル材１５としてシート状の樹脂を配線
基板１１上に設置し、このシート状の樹脂の上方から第
１の半導体素子１３を押し付けるとともに第１の配線１
２と第１の半導体素子１３の電極に形成されたバンプ１
４とを電気的に接続してもよい。この時、アンダーフィ
ル材１５が第１の半導体素子１３の側部からはみ出し、
第１の半導体素子１３の側部から配線基板１１上の接地
電極までフィレットが形成される。
【００３７】次に、図２（ｃ）に示すように、第１の半
導体素子１３の裏面、第１の半導体素子１３の側部に形
成されたフィレット状のアンダーフィル材１５の上面お
よび接地電極１７に、Ａｇペースト等の導電性材料１８
を塗布する。なお、第１の半導体素子１３の裏面、第１
の半導体素子１３の側部に形成されたフィレット状のア
ンダーフィル材１５の上面および接地電極１７に、導電
性フィルムを貼付してもよい。このようにして、第１の
半導体素子１３の裏面と配線基板１１の上面に形成され
た接地電極１７とは、導電性材料１８によって電気的に
接続される。
【００３８】次に、図３（ａ）に示すように、接着性を
有する導電性材料１８を介して第１の半導体素子１３の
裏面と第２の半導体素子１９の裏面とを接着する。第２
の半導体素子１９の裏面にも、第１の半導体素子１３と
同様に、厚みが１〜１０[Å]のフラッシュＡｕメッキ等
の導電性皮膜が蒸着されているので、第２の半導体素子
１９の裏面は導電性材料１８を媒体として接地電極１７
と電気的に接続されている。本実施形態では、導電性材
料１８を第１の半導体素子１３の裏面およびアンダーフ
ィル材１５の表面に塗布した後に第２の半導体素子１９
を搭載しているが、第２の半導体素子１９の裏面にあら
かじめシート状の導電性材料１８を貼付し、半導体素子
の裏面どうしをシート状の導電性材料１８を介して接着
してもよい。
【００３９】次に、図３（ｂ）に示すように、第２の半
導体素子１９の電極と配線基板１１の上面に形成された
第２の配線２０とを金属細線２１によって電気的に接続
する。
【００４０】最後に、図３（ｃ）に示すように、配線基
板１１上の第１の半導体素子１３、第２の半導体素子１
９および金属細線２１をエポキシ系の封止樹脂２２によ
って封止する。
【００４１】以上、本実施形態の半導体装置の製造方法
は、半導体素子間に導電性材料を形成する工程を導入す
ることによって、２つの半導体素子の裏面と配線基板の
上面に設けた接地電極との電気的接続を確保し、アナロ
グＩＣ等の雑音の混入に弱い半導体素子であっても正常
な動作を実現することができる。また、本実施形態で用
いる導電性材料は接着性を有するので、第１の半導体素
子の裏面に供給した導電性材料に直接第２の半導体素子
の裏面を接着できるものであり、特に製造工程が増加す
る問題もない。
【００４２】
【発明の効果】本発明の半導体装置およびその製造方法
は、配線基板に積層して搭載された複数の半導体素子の
裏面と配線基板上に形成された接地電極とが導電性材料
により電気的に接続されることにより、半導体素子が雑
音の混入に弱いアナログＩＣであっても正常な半導体素
子の動作を実現することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
【図４】従来の半導体装置を示す図
【符号の説明】
１ 第１の半導体素子 ２ Ａｕバンプ ３ 配線基板 ４ 配線 ５ 導電性接着剤 ６ アンダーフィル材 ７ 第２の半導体素子 ８ ダイボンド材 ９ 金属細線 １０ 封止樹脂 １１ 配線基板 １２ 第１の配線 １３ 第１の半導体素子 １４ バンプ １５ アンダーフィル材 １６ 外部端子 １７ 接地電極 １８ 導電性材料 １９ 第２の半導体素子 ２０ 第２の配線 ２１ 金属細線 ２２ 封止樹脂

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 その上面に第１の配線および第２の配線
    が形成された配線基板と、 前記配線基板上の第１の配線とバンプを介して電気的に
    接続された第１の半導体素子と、 前記第１の半導体素子と裏面どうしで接着された第２の
    半導体素子と、 前記第２の半導体素子の電極と前記配線基板上の第２の
    配線とを電気的に接続した金属細線と、 前記配線基板と前記第１の半導体素子との間を封止した
    アンダーフィル材と、 前記配線基板上の第１の半導体素子、第２の半導体素子
    および金属細線を封止した封止樹脂とよりなる半導体装
    置であって、 前記第１の半導体素子の裏面と前記第２の半導体素子の
    裏面とが導電性材料を介して接着され、前記第１の半導
    体素子の裏面および前記第２の半導体素子の裏面と、前
    記配線基板上に形成された接地電極とが前記導電性材料
    により電気的に接続されていることを特徴とする半導体
    装置。
  2. 【請求項２】 アンダーフィル材は第１の半導体素子の
    側部から接地電極まで形成され、導電性材料は前記アン
    ダーフィル材の上面および接地電極にも形成されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 第１の半導体素子または第２の半導体素
    子はアナログＩＣであることを特徴とする請求項１に記
    載の半導体装置。
  4. 【請求項４】 第１の半導体素子および第２の半導体素
    子はともにアナログＩＣであることを特徴とする請求項
    １に記載の半導体装置。
  5. 【請求項５】 配線基板の上面に形成された第１の配線
    と第１の半導体素子の電極とをバンプを介して電気的に
    接続し、前記配線基板と前記第１の半導体素子との間を
    アンダーフィル材により封止する工程と、 前記第１の半導体素子の裏面から前記配線基板上の接地
    電極まで導電性材料を形成する工程と、 前記第１の半導体素子の裏面と第２の半導体素子の裏面
    とを前記導電性材料を介して接着する工程と、 前記第２の半導体素子の電極と前記配線基板の上面に形
    成された第２の配線とを金属細線により電気的に接続す
    る工程と、 前記配線基板上の第１の半導体素子、第２の半導体素子
    および金属細線を封止樹脂により封止する工程とからな
    ることを特徴とする半導体装置の製造方法。
  6. 【請求項６】 配線基板の上面に形成された第１の配線
    と第１の半導体素子の電極とをバンプを介して電気的に
    接続し、前記配線基板と前記第１の半導体素子との間を
    アンダーフィル材により封止する工程では、前記配線基
    板の上面に樹脂を供給し、前記樹脂の上方から前記第１
    の半導体素子を押し付けて前記配線基板上の第１の配線
    と前記第１の半導体素子の電極に形成されたバンプとを
    電気的に接続することを特徴とする請求項５に記載の半
    導体装置の製造方法。
  7. 【請求項７】 配線基板の上面に形成された第１の配線
    と第１の半導体素子の電極とをバンプを介して電気的に
    接続し、前記配線基板と前記第１の半導体素子との間を
    アンダーフィル材により封止する工程では、前記配線基
    板の上面に形成された第１の配線と第１の半導体素子の
    電極に形成されたバンプとを接続した後、前記配線基板
    と前記第１の半導体素子との間に樹脂を注入することを
    特徴とする請求項５に記載の半導体装置の製造方法。
  8. 【請求項８】 第１の半導体素子または第２の半導体素
    子はアナログＩＣであることを特徴とする請求項５に記
    載の半導体装置の製造方法。
  9. 【請求項９】 第１の半導体素子および第２の半導体素
    子はともにアナログＩＣであることを特徴とする請求項
    ５に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227414A (ja) * 2006-02-21 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7298045B2 (en) 2003-11-28 2007-11-20 Matsushita Electric Industrial Co., Ltd Stacked semiconductor device

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