JP3109847U - 特性インピーダンスを低減できる樹脂パッケージ半導体装置 - Google Patents

特性インピーダンスを低減できる樹脂パッケージ半導体装置 Download PDF

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Abstract

【課題】特性インピーダンスを低減できる樹脂パッケージ半導体装置を提供する。
【解決手段】
樹脂パッケージ半導体装置において、チップ１と、リードフレーム２と、金属層３と、粘着層４、４’と、ボンディングワイヤ５、５’と、封止樹脂６とからなり、前記リードフレーム２の各リード２１の上方、または下方の選定された場所にはそれぞれ粘着層４によって金属層３が固定され、チップ１の電極１１と、リードフレーム２との間はそれぞれボンディングワイヤ５によって接続され、選定された少なくとも一つのリード２１と、金属層３との間はボンディングワイヤ５’によって接続され、金属層３をアース面、または電源面とすることができ、それにより電気ノイズと電磁波障害を低減させ、パッケージ体の特性インピーダンスがもたらす信号伝達不良を解消することができ、信号伝達の安定性と伝送速度を高めることができる構造である。
【選択図】 図１

Description

本考案は樹脂パッケージ半導体装置に関し、特に、特性インピーダンスを低減できるＴＳＯＰ（ＬＯＣ）と、ＴＳＯＰおよびＱＦＰ構造の改良に関わる。
公知構造の樹脂パッケージ半導体装置は、例えば、特許文献１に見られるようなものであり、中でもよく見かけるものとしては、ＴＳＯＰ、またはＱＦＰ構造のもの（図８を参照）と、ＴＳＯＰ（ＬＯＣ）構造のもの（図７を参照）とがあり、どちらもチップ１０、１０’を含んでおり、前記チップ１０、１０’上方には外部と電気的に接続されるリードフレーム２０、２０’が設けられており、前記リードフレーム２０、２０’にはプレス成形によって二列、または四列の複数のリード２０１、２０１’が形成されており、前記チップ１０、１０’の電極と、リードフレーム２０、２０’の複数のリード２０１、２０１’との間はそれぞれボンディングワイヤ４０、４０’によって電気的に接続されており、前記チップ１０、１０’の外周は絶縁体である封止樹脂５０、５０’によって密封されており、上記構造により公知構造の樹脂パッケージ半導体装置が構成されており、ＴＳＯＰ、またはＱＦＰと、ＴＳＯＰ（ＬＯＣ）との相違点は、後者が前記チップ１０を直接粘着物によってリードフレーム２０下方に固定することによって全体の体積を小さくしている点のみである。
上記の公知構造によるＴＳＯＰ、またはＱＦＰと、ＴＳＯＰ（ＬＯＣ）の形態においては、未だに電磁波障害（electromagnetic interference,ＥＭＩ）、およびノイズ（noise、ショットノイズ、フリッカノイズ、インパルスノイズ、熱ノイズ、分配ノイズ等）の問題を克服しておらず、特性インピーダンスによる信号伝達不良を低減させることができず、現代の電子製品の厳しいＥＭＣ規格や高伝送効率の要求を満たすことは難しい。
特開２００３−１１００７７号公報
本考案の目的は、上記の従来構造の問題点に鑑みてなされたもので、リードフレームの選定された位置に金属層を設け、それをボンディングワイヤで接続する構造により、電気ノイズと電磁波障害を低減させ、さらに樹脂パッケージ半導体装置の特性インピーダンスによる信号伝達不良を低減することができ、信号伝達の安定性と伝送速度を高めることができる樹脂パッケージ半導体装置を提供することである。
前記課題を解決するために、本考案は、チップと、リードフレームと、金属層と、粘着層と、ボンディングワイヤと、封止樹脂とからなり、ＴＳＯＰ（ＬＯＣ）、ＴＳＯＰおよびＱＦＰ形式の樹脂パッケージ半導体装置に構成されており、前記リードフレームの各リードの上方、または下方の選定された場所にはそれぞれ粘着層によって金属層が固定されており、チップの複数の電極と、リードフレームとの間はそれぞれボンディングワイヤによってお互いに接続されており、選定された少なくとも一つのリードと、金属層との間はボンディングワイヤによってお互いに接続されて本考案の特性インピーダンスを低減できる樹脂パッケージ半導体が構成されており、金属層をアース面、または電源面とし、前記金属層とリードをボンディングワイヤによって電気的に接続する構造により、電気ノイズと電磁波障害を低減させ、パッケージ体の特性インピーダンスがもたらす信号伝達不良を解消し、信号伝達の安定性と伝送速度を高める効果を達成する。
請求項１の考案は、チップと、リードフレームと、金属層と、粘着層と、ボンディングワイヤと、封止樹脂とからなり、前記リードフレームの各リードの下面には、粘着層が設けられており、それぞれ金属層を粘着固定しており、前記金属層には、溶接面が設けられており、金属層の下方にはチップが設けられており、金属層はリードフレームと、チップとの間に介在しており、前記チップの複数の電極と、リードフレームの各リードとの間はそれぞれボンディングワイヤによってお互いに接続されており、選定されたリードフレームの少なくとも一つのリードと、前記金属層との間はボンディングワイヤによってお互いに電気的に接続されていることを特徴とする特性インピーダンスを低減できる樹脂パッケージ半導体装置である。
請求項２の考案は、前記リードフレームの各リード上面には、粘着層が設けられており、それぞれ金属層を粘着固定しており、リードフレームの下方にはチップが設けられており、前記チップの複数の電極と、各リードとの間はそれぞれボンディングワイヤによってお互いに接続されており、選定されたリードフレームの少なくとも一つのリードと、前記金属層の溶接面との間はボンディングワイヤによってお互いに接続されていることを特徴とする請求項１記載の特性インピーダンスを低減できる樹脂パッケージ半導体装置である。
請求項３の考案は、前記金属層、またはリードフレームの下面には、第二の粘着層が設けられており、前記チップを粘着固定していることを特徴とする請求項１、または２記載の特性インピーダンスを低減できる樹脂パッケージ半導体装置である。
本項案の樹脂パッケージ半導体装置によれば、リードフレームの各リードの上方、または下方の選定された場所に粘着層によって金属層を固定し、金属層をアース面、または電源面とし、前記金属層とリードをボンディングワイヤによって電気的に接続する構造により、電気ノイズと電磁波障害を低減させ、半導体パッケージ体の特性インピーダンスがもたらす信号伝達不良を解消し、信号伝達の安定性と伝送速度を高めることができる。
本考案の好適な実施例において、その構造上の特徴、その他作用、目的を図面に沿って詳細に説明する。
図１、２、３、４、５は本考案の実施例による特性インピーダンスを低減できる樹脂パッケージ半導体装置を示す図であり、チップ１、リードフレーム２、複数の金属層３、粘着層４、４’、ボンディングワイヤ５、５’と、封止樹脂６とから構成されている。
前記チップ１は、珪素、またはガリウムヒ素等の半導体材料から製造された特定の機能を有する電子素子であり、選定された面に複数の電極１１が設けられている。
前記リードフレーム２には、金属をプレス加工した二列、または四列（ＱＦＰ形式）の複数のリード２１が形成されており、チップ１と外部とを電気的に接続するのに使用される。
前記金属層３は、金属鋼板、金属膜、金属網、またはその他の導電性を有する板体である。前記粘着層４、４’は液体を乾燥させた後に形成される粘着性を有する固体物質（糊等）、または粘着テープとすることができる。前記ボンディングワイヤ５、５’は、金線、または導電性を有する線材である。前記封止樹脂６は、チップ１等の素子を密封する絶縁体である。
本考案の実施例１は、図１に示すように、前述のチップ１と、リードフレーム２と、金属層３と、粘着層４、４’と、ボンディングワイヤ５、５’と、封止樹脂６とによってＴＳＯＰ（ＬＯＣ）の樹脂パッケージ半導体装置が構成されており、前記リードフレーム２の各リード２の下面に粘着層４を設け、それぞれ金属層３を粘着固定し、前記金属層３に溶接面３１を設け、前記金属層３の下方にさらにもう一つの粘着層４’を設け、前記チップを粘着固定する。前記チップ１の複数の電極１１と、リードフレーム２の各リード２１との間をそれぞれボンディングワイヤ５によってお互いに接続し、選定された少なくとも一つの電極１１をボンディングワイヤ５’によって、先ず前記金属層３の溶接面３１と接合し、次にボンディングワイヤ５’によってリード２１とお互いに接合し、封止樹脂６によってチップ１と金属層３の外周とを密封し、上記構造によって本考案の実施例１による特性インピーダンスを低減できる樹脂パッケージ半導体装置が構成される。
次ぎに、図２に示すように、本考案の実施例２によるＴＳＯＰ（ＬＯＣ）は、リードフレーム２ａの各リード２１ａの上面（または上下面同時に）に粘着層４ａを設けることができ、それぞれ金属層３ａを粘着固定し、金属層３ａ上面に溶接面３１ａを設け、リードフレーム２ａの各リード２１ａの下面にもう一つの粘着層４ａ’を設け、前記チップ１ａを粘着固定する。前記チップ１ａの複数の電極１１ａと、リードフレーム２ａの各リード２１ａとの間をそれぞれボンディングワイヤ５ａによってお互いに接続し、選定された少なくとも一つのリード２１ａと、前記金属層３ａの溶接面３１ａとの間をボンディングワイヤ５ａ’によってお互いに接続し、封止樹脂６ａによってチップ１ａと金属層３ａの外周を密封し、上記構造によって本考案による特性インピーダンスを低減できる樹脂パッケージ半導体装置が構成される。
本考案の他の実施例として、ＴＳＯＰ、およびＱＦＰの構造形式にすることができ、図３の実施例３、図４の実施例４、図５の実施例５、図６の実施例６に示すように、リードフレーム２ｂの二列、または四列のリード２１ｂ上面に粘着層４ｂを設け、それぞれ金属層３ｂを粘着固定し、前記金属層３ｂ上面に溶接面３１ｂを設け、リードフレーム２ｂの各リード２１ｂ下方の選定された位置にチップ１ｂを設け、リードフレーム２ｂとの間に適当な距離を形成する。前記チップ１ｂの複数の電極１１ｂと、リードフレーム２ｂの各リード２１ｂとの間をそれぞれボンディングワイヤ５ｂによってお互いに接続し、選定された少なくとも一つのリード２１ｂと、前記金属層３ｂの溶接面３１ｂとの間をボンディングワイヤ５ｂ’によってお互いに接続し、封止樹脂６ｂによってチップ１ｂと金属層３ｂの外周を密封し、上記構造によって本考案による特性インピーダンスを低減できる樹脂パッケージ半導体装置が構成される。
図４に示すように、本考案の実施例４によるＴＳＯＰ、およびＱＦＰの構造形式は、リードフレーム２ｃの二列、または四列のリード２１ｃの下面に粘着層４ｃを設けることができ、それぞれ金属層３ｃを粘着固定しており、前記金属層３ｃには溶接面３１ｃを設け、リードフレーム２ｃの各リード２１ｃ下方の選定された位置にチップ１ｃを設け、リードフレーム２ｃとの間に適当な距離を形成し、前記金属層３ｃが丁度チップ１ｃと、リードフレーム２ｃとの間を阻隔する構造にする。前記チップ１ｃの複数の電極１１ｃと、リードフレーム２ｃの各リード２１ｃとの間をそれぞれボンディングワイヤ５ｃによってお互いに接続し、選定された少なくとも一つの電極１１ｃをボンディングワイヤ５ｃ’によって先ず金属層３ｃの溶接面２１ｃと接続し、次にボンディングワイヤ５ｃ’によってリード２１ｃとお互いに接続し、封止樹脂６ｃによってチップ１ｃと金属層３ｃの外周を密封し、上記構造によって本考案による特性インピーダンスを低減できる樹脂パッケージ半導体装置を構成することもできる。
このように、本考案を実施した特性インピーダンスを低減できる樹脂パッケージ半導体装置の各実施例では、金属層３、３ｃをリードフレーム２、２ｃの下方（図１、２、３、４を参照）に設置して、チップ１、１ｃと、リードフレーム２、２ｃとの間を阻隔するか、または金属層３ａ、３ｂをリードフレーム２ａ、２ｂの上方（図２、３に示す）に設置することができ、ボンディングワイヤ５’、５ａ、５ｂ、５ｃによって、リード２１、２１ａ、２１ｂ、２１ｃと、金属層３、３ａ、３ｂ、３ｃとの間（図５、６を参照）を接続し、金属層３、３ａ、３ｂ、３ｃをアース面（ground plane）、または電源面(power plane)とすることができ、このようにアース（ground）によって電気ノイズと電磁波障害を低減させ、半導体パッケージ体の特性インピーダンスがもたらす信号伝達不良を解消することができ、信号伝達の安定性と伝送速度を高めることができる構造となっている。
本考案の各実施例では、特性インピーダンスを低減できる樹脂パッケージ半導体装置は確実に実用性と新規性を有しており、その手段の運用は非常に独特であり、作用・効果もリードフレームの各リードの上方、または下方の選定された場所に粘着層によって金属層を固定し、金属層をアース面、または電源面とし、前記金属層とリードをボンディングワイヤによって電気的に接続する構造により、電気ノイズと電磁波障害を低減させ、半導体パッケージ体の特性インピーダンスがもたらす信号伝達不良を解消し、信号伝達の安定性と伝送速度を高めることがでものである。
本考案のＴＳＯＰ（ＬＯＣ）形式による樹脂パッケージ半導体装置の実施形態を示す断面図である。 本考案のＴＳＯＰ（ＬＯＣ）形式による樹脂パッケージ半導体装置のもう一つの実施形態を示す断面図である。 本考案のＴＳＯＰおよびＱＦＰ形式による樹脂パッケージ半導体装置の実施形態を示す断面図である。 本考案のＴＳＯＰおよびＱＦＰ形式による樹脂パッケージ半導体装置のもう一つの実施形態を示す断面図である。 本考案のＴＳＯＰ（ＬＯＣ）形式による樹脂パッケージ半導体装置の実施形態を示す上面図である。 本考案のＴＳＯＰおよびＱＦＰ形式による樹脂パッケージ半導体装置の実施形態を示す上面図である。 公知構造のＴＳＯＰ（ＬＯＣ）形式による樹脂パッケージ半導体装置を示す断面図である。 公知構造のＴＳＯＰおよびＱＦＰ形式による樹脂パッケージ半導体装置を示す断面図である。
符号の説明
１、１ａ、１ｂ、１ｃ チップ
１１、１１ａ、１１ｂ、１１ｃ 電極
２、２ａ、２ｂ、２ｃ リードフレーム
２１、２１ａ、２１ｂ、２１ｃ リード
３、３ａ、３ｂ、３ｃ 金属層
３１、３１ａ、３１ｂ、３１ｃ 溶接面
４、４ａ、４ｂ、４ｃ 粘着層
５、５’、５ａ、５ａ’’、５ｂ、５ｂ’、５ｃ、５ｃ’ボンディングワイヤ
６、６ａ、６ｂ、６ｃ 封止樹脂

Claims (3)

  1. チップと、リードフレームと、金属層と、粘着層と、ボンディングワイヤと、封止樹脂とからなり、
    前記リードフレームの各リードの下面には、粘着層が設けられており、それぞれ金属層を粘着固定しており、
    前記金属層には、溶接面が設けられており、金属層の下方にはチップが設けられており、金属層はリードフレームと、チップとの間に介在しており、
    前記チップの複数の電極と、リードフレームの各リードとの間はそれぞれボンディングワイヤによってお互いに接続されており、選定されたリードフレームの少なくとも一つのリードと、前記金属層との間はボンディングワイヤによってお互いに電気的に接続されていることを特徴とする特性インピーダンスを低減できる樹脂パッケージ半導体装置。
  2. 前記リードフレームの各リード上面には、粘着層が設けられており、それぞれ金属層を粘着固定しており、リードフレームの下方にはチップが設けられており、
    前記チップの複数の電極と、各リードとの間はそれぞれボンディングワイヤによってお互いに接続されており、選定されたリードフレームの少なくとも一つのリードと、前記金属層の溶接面との間はボンディングワイヤによってお互いに接続されていることを特徴とする請求項１記載の特性インピーダンスを低減できる樹脂パッケージ半導体装置。
  3. 前記金属層、またはリードフレームの下面には、第二の粘着層が設けられており、前記チップを粘着固定していることを特徴とする請求項１、または２記載の特性インピーダンスを低減できる樹脂パッケージ半導体装置。
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* Cited by examiner, † Cited by third party
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KR101187903B1 (ko) * 2007-07-09 2012-10-05 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311057A (en) * 1992-11-27 1994-05-10 Motorola Inc. Lead-on-chip semiconductor device and method for making the same
US5559366A (en) * 1994-08-04 1996-09-24 Micron Technology, Inc. Lead finger tread for a semiconductor lead package system
KR100196285B1 (ko) * 1996-04-18 1999-06-15 윤종용 폴리이미드의 불완전 경화 상태를 이용한 리드 온 칩형 반도체 칩 패키지의 리드와 반도체 칩 부착 방법
US5773876A (en) * 1996-11-06 1998-06-30 National Semiconductor Corporation Lead frame with electrostatic discharge protection
TW378345B (en) * 1997-01-22 2000-01-01 Hitachi Ltd Resin package type semiconductor device and manufacturing method thereof
US5945732A (en) * 1997-03-12 1999-08-31 Staktek Corporation Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package
US6005286A (en) * 1997-10-06 1999-12-21 Micron Technology, Inc. Increasing the gap between a lead frame and a semiconductor die
SG87769A1 (en) * 1998-09-29 2002-04-16 Texas Instr Singapore Pte Ltd Direct attachment of semiconductor chip to organic substrate

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