JP2500310B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2500310B2 JP2500310B2 JP14141794A JP14141794A JP2500310B2 JP 2500310 B2 JP2500310 B2 JP 2500310B2 JP 14141794 A JP14141794 A JP 14141794A JP 14141794 A JP14141794 A JP 14141794A JP 2500310 B2 JP2500310 B2 JP 2500310B2
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- JP
- Japan
- Prior art keywords
- wiring layer
- capacitor
- base substrate
- cap
- semiconductor device
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
パッケージに関する。
パッケージに関する。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すよう
に、信号配線２，シート状の金属層からなるグラウンド
配線層３および電源配線層４を内蔵したベース基板１の
下面に形成してスルーホールを介し信号電線２，グラウ
ンド配線層３，電源配線層４のそれぞれと電気的に接続
した外部端子１１を有し、キャップ６の凹部内に半導体
チップ７をろう材８を用いダイマウントした後、半導体
チップ７のバンプ９を介してベース基板１の信号配線
２，グラウンド配線層３，電源配線層４のそれぞれに接
合すると同時にキャップ６を封止材１２によりベース基
板１を封止して構成される。
に、信号配線２，シート状の金属層からなるグラウンド
配線層３および電源配線層４を内蔵したベース基板１の
下面に形成してスルーホールを介し信号電線２，グラウ
ンド配線層３，電源配線層４のそれぞれと電気的に接続
した外部端子１１を有し、キャップ６の凹部内に半導体
チップ７をろう材８を用いダイマウントした後、半導体
チップ７のバンプ９を介してベース基板１の信号配線
２，グラウンド配線層３，電源配線層４のそれぞれに接
合すると同時にキャップ６を封止材１２によりベース基
板１を封止して構成される。
【０００３】ここで、ベース基板１のグラウンド配線層
３と電極配線層４で形成されるコンデンサにより、図４
に示すように、トランジスタＱ1 ，Ｑ2 からなる電子回
路等を有する半導体チップの電源端子とグラウンド端子
間にコンデンサ容量Ｃb を接続してグラウンドバウンス
ノイズ（半導体チップ上の複数の素子が同時にオン／オ
フした際に生ずるグラウンド配線又は電源電位の変動で
生ずるノイズ）を抑制していた。
３と電極配線層４で形成されるコンデンサにより、図４
に示すように、トランジスタＱ1 ，Ｑ2 からなる電子回
路等を有する半導体チップの電源端子とグラウンド端子
間にコンデンサ容量Ｃb を接続してグラウンドバウンス
ノイズ（半導体チップ上の複数の素子が同時にオン／オ
フした際に生ずるグラウンド配線又は電源電位の変動で
生ずるノイズ）を抑制していた。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
は、半導体チップの高集積化に伴う多ピン化でコンデン
サを形成するベース基板の電源配線層およびグラウンド
配線層を貫通するスルーホールの数も増加し、その結
果、金属層の面積が縮小してベース基板のコンデンサ容
量が減少するのに対して半導体チップ上の素子数の増加
によりグラウンドバウンスノイズは増大する傾向にあ
り、グラウンドバウンスノイズを充分には抑制すること
ができなくなってきたという問題があった。
は、半導体チップの高集積化に伴う多ピン化でコンデン
サを形成するベース基板の電源配線層およびグラウンド
配線層を貫通するスルーホールの数も増加し、その結
果、金属層の面積が縮小してベース基板のコンデンサ容
量が減少するのに対して半導体チップ上の素子数の増加
によりグラウンドバウンスノイズは増大する傾向にあ
り、グラウンドバウンスノイズを充分には抑制すること
ができなくなってきたという問題があった。
【０００５】本発明の目的は、グラウンドバウンスノイ
ズを抑制するための容量値の大きなコンデンサをパッケ
ージ内に内蔵する半導体装置を提供することにある。
ズを抑制するための容量値の大きなコンデンサをパッケ
ージ内に内蔵する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
シート状の金属層からなるグラウンド配線層および電源
配線層を対向させて形成した第１のコンデンサを内蔵す
る積層構造のベース基板と、少なくとも２層の金属層を
対向させて形成した第２のコンデンサを内蔵し導電性封
止材を介して前記第１のコンデンサと前記第２のコンデ
ンサとを並列接続し且つ前記導電性封止材により前記ベ
ース基板を封止するキャップと、前記キャップの内側に
ダイマウントし且つバンプを介して少くとも前記グラウ
ンド配線層および電源配線層と電気的に接続した半導体
チップとを含んで構成される。
シート状の金属層からなるグラウンド配線層および電源
配線層を対向させて形成した第１のコンデンサを内蔵す
る積層構造のベース基板と、少なくとも２層の金属層を
対向させて形成した第２のコンデンサを内蔵し導電性封
止材を介して前記第１のコンデンサと前記第２のコンデ
ンサとを並列接続し且つ前記導電性封止材により前記ベ
ース基板を封止するキャップと、前記キャップの内側に
ダイマウントし且つバンプを介して少くとも前記グラウ
ンド配線層および電源配線層と電気的に接続した半導体
チップとを含んで構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す断面図であ
る。
る。
【０００９】図１に示すように、信号配線２やシート状
の金属層からなるグラウンド配線層３と電源配線層４と
を対向させて形成したコンデンサを内蔵し、セラミック
やガラスエポキシ等からなる積層構造を有するベース基
板１と、積層構造により少くとも２層の金属層５ａ，５
ｂを対向させて形成したコンデンサを内蔵し、内側にＡ
ｕ−Ｓｉ合金等のろう材８で半導体チップ７をダイマウ
ントしたセラミックキャップ６とを相対させ、バンプ９
を介して半導体チップ７とベース基板１の信号配線２，
グラウンド配線層３，電源配線層４のそれぞれを電気的
に接続すると同時にキャップ６の周縁部に環状に設けて
キャップ６とベース基板１とを封止する半田封止材１０
を介して金属層５ａとグラウンド配線層３，金属層５ｂ
と電源配線層４のそれぞれを電気的に接続し、これら信
号配線２，グラウンド配線層３，電源配線４をスルーホ
ールを介してベース基板１の下面に設けた外部端子１１
と電気的に接続して構成される。
の金属層からなるグラウンド配線層３と電源配線層４と
を対向させて形成したコンデンサを内蔵し、セラミック
やガラスエポキシ等からなる積層構造を有するベース基
板１と、積層構造により少くとも２層の金属層５ａ，５
ｂを対向させて形成したコンデンサを内蔵し、内側にＡ
ｕ−Ｓｉ合金等のろう材８で半導体チップ７をダイマウ
ントしたセラミックキャップ６とを相対させ、バンプ９
を介して半導体チップ７とベース基板１の信号配線２，
グラウンド配線層３，電源配線層４のそれぞれを電気的
に接続すると同時にキャップ６の周縁部に環状に設けて
キャップ６とベース基板１とを封止する半田封止材１０
を介して金属層５ａとグラウンド配線層３，金属層５ｂ
と電源配線層４のそれぞれを電気的に接続し、これら信
号配線２，グラウンド配線層３，電源配線４をスルーホ
ールを介してベース基板１の下面に設けた外部端子１１
と電気的に接続して構成される。
【００１０】ここで、キャップ６内に設けたコンデンサ
は、ベース基板１に内蔵させたコンデンサに比べて、信
号配線等を外部端子１１に接続するためのスルーホール
を形成する必要がないため、有効面積が広くなり、ベー
ス基板１に内蔵させたコンデンサに対して約１．５倍の
容量値が得られ、図２に示すように、電源端子とグラウ
ンド端子間にベース基板のコンデンサ容量Ｃb とキャッ
プのコンデンサ容量Ｃc が並列に接続され、グラウンド
バウンスノイズを抑制するための充分な大きさのコンデ
ンサ容量を確保できる。
は、ベース基板１に内蔵させたコンデンサに比べて、信
号配線等を外部端子１１に接続するためのスルーホール
を形成する必要がないため、有効面積が広くなり、ベー
ス基板１に内蔵させたコンデンサに対して約１．５倍の
容量値が得られ、図２に示すように、電源端子とグラウ
ンド端子間にベース基板のコンデンサ容量Ｃb とキャッ
プのコンデンサ容量Ｃc が並列に接続され、グラウンド
バウンスノイズを抑制するための充分な大きさのコンデ
ンサ容量を確保できる。
【００１１】
【発明の効果】以上説明したように本発明は、パッケー
ジのキャップに金属膜を対向させたコンデンサを形成し
てベース基板のコンデンサと並列接続することにより、
パッケージの多ピン化により低減したベース基板のコン
デンサ容量を補って高集積化された半導体装置のグラウ
ンドバウンスノイズを防止できるという効果を有する。
ジのキャップに金属膜を対向させたコンデンサを形成し
てベース基板のコンデンサと並列接続することにより、
パッケージの多ピン化により低減したベース基板のコン
デンサ容量を補って高集積化された半導体装置のグラウ
ンドバウンスノイズを防止できるという効果を有する。
【００１２】
【図１】本発明の一実施例を示す断面図。
【図２】本発明の一実施例を説明するための回路図。
【図３】従来の半導体装置の一例を示す断面図。
【図４】従来の半導体装置を説明するための回路図。
１ ベース基板 ２ 信号配線 ３ グラウンド配線 ４ 電源配線 ５ａ，５ｂ 金属層 ６ キャップ ７ 半導体チップ ８ ろう材 ９ バンプ １０ 半田封止材 １１ 外部端子 １２ 封止材
Claims (2)
- 【請求項１】 シート状の金属層からなるグラウンド配
線層および電源配線層を対向させて形成した第１のコン
デンサを内蔵する積層構造のベース基板と、少なくとも
２層の金属層を対向させて形成した第２のコンデンサを
内蔵し導電性封止材を介して前記第１のコンデンサと前
記第２のコンデンサとを並列接続し且つ前記導電性封止
材により前記ベース基板を封止するキャップと、前記キ
ャップの内側にダイマウントし且つバンプを介して少く
とも前記グラウンド配線層および電源配線層と電気的に
接続した半導体チップとを含むことを特徴とする半導体
装置。 - 【請求項２】 導電性封止材が半田からなる請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141794A JP2500310B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141794A JP2500310B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088362A JPH088362A (ja) | 1996-01-12 |
| JP2500310B2 true JP2500310B2 (ja) | 1996-05-29 |
Family
ID=15291527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14141794A Expired - Lifetime JP2500310B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500310B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4570338B2 (ja) * | 2003-06-20 | 2010-10-27 | 日本特殊陶業株式会社 | コンデンサ内蔵中間基板 |
| JP2006147726A (ja) * | 2004-11-17 | 2006-06-08 | Sony Corp | 回路モジュール体及びその製造方法 |
| JP2006270013A (ja) * | 2004-11-26 | 2006-10-05 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
-
1994
- 1994-06-23 JP JP14141794A patent/JP2500310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088362A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |