JPH02210858A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02210858A JPH02210858A JP3181089A JP3181089A JPH02210858A JP H02210858 A JPH02210858 A JP H02210858A JP 3181089 A JP3181089 A JP 3181089A JP 3181089 A JP3181089 A JP 3181089A JP H02210858 A JPH02210858 A JP H02210858A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、混成集積回路分野において電子回路を構成す
る半導体集積回路素−r1あるいはゝl’=導体集積回
路分野において複数の回路を一つの゛l′−導体基板1
−に構成する場合に好適な1へ導体装置に関するもので
ある 〔従来の技術〕 近年、lへ導体集積回路装置は高集積、高密度化が強ま
る傾向にあるが、このような回路装置は現在のところ専
ら、半導体基板の片面のみを利用し、この基板表面に微
細用−[や多層配線を施すことにより電子回路を基板と
一体に作成している。
る半導体集積回路素−r1あるいはゝl’=導体集積回
路分野において複数の回路を一つの゛l′−導体基板1
−に構成する場合に好適な1へ導体装置に関するもので
ある 〔従来の技術〕 近年、lへ導体集積回路装置は高集積、高密度化が強ま
る傾向にあるが、このような回路装置は現在のところ専
ら、半導体基板の片面のみを利用し、この基板表面に微
細用−[や多層配線を施すことにより電子回路を基板と
一体に作成している。
第4図にバイポーラ型集積回路を構成した従来の゛lt
、導体装置の一例を示しており、゛i半導体基板1)の
片面には埋込層(2)、エピタキシャル層(3)および
これら各層(2H3)間に介在させた分離層(4)が形
成されており、前記分離層(4)で囲まれたランド内に
能動素7’(5)であるトランジスタ、ダイオードおよ
びIILと、受動素子(B)である抵抗、−静電容量と
をそれぞれ形成すると共に、これらの能動素子(5)お
よび受動素子(G)間に回路配線と電極パッド(7)を
形成してあり、また、必要な部分には保護膜(8)を形
成しである。
、導体装置の一例を示しており、゛i半導体基板1)の
片面には埋込層(2)、エピタキシャル層(3)および
これら各層(2H3)間に介在させた分離層(4)が形
成されており、前記分離層(4)で囲まれたランド内に
能動素7’(5)であるトランジスタ、ダイオードおよ
びIILと、受動素子(B)である抵抗、−静電容量と
をそれぞれ形成すると共に、これらの能動素子(5)お
よび受動素子(G)間に回路配線と電極パッド(7)を
形成してあり、また、必要な部分には保護膜(8)を形
成しである。
このような構成の半導体装置の場合、通常、半導体基板
(1)の片面上の電極パッド(7)はアルミニウム、金
等の良導電性材料により形成され、この電極パッド()
)と、パッケージのインナーリード電極とを金線、アル
ミニウム線あるいは銅線等の良導電性線材を用いて接続
した上で、樹脂、セラミックまたは金属材料等によって
封1卜することにより実装して、その外部電極に適当な
電圧、信号を印加して回路としての動作を行わせるか、
あるいは、混成集積回路のように、l路構成上の他の電
圧端子と、上記構成の当事導体装置の電極パッド(7)
とを前記と同様の良導電金属線材を用い、またはバンプ
法を用いて接続することにより動作させている。
(1)の片面上の電極パッド(7)はアルミニウム、金
等の良導電性材料により形成され、この電極パッド()
)と、パッケージのインナーリード電極とを金線、アル
ミニウム線あるいは銅線等の良導電性線材を用いて接続
した上で、樹脂、セラミックまたは金属材料等によって
封1卜することにより実装して、その外部電極に適当な
電圧、信号を印加して回路としての動作を行わせるか、
あるいは、混成集積回路のように、l路構成上の他の電
圧端子と、上記構成の当事導体装置の電極パッド(7)
とを前記と同様の良導電金属線材を用い、またはバンプ
法を用いて接続することにより動作させている。
しかしながら、上記のような従来構成の゛i導体装置は
、11導体基板(1)の片面に電子回路を形成した構造
であるため、大面積の半導体基板が必要となる。また、
部品相互間で1渉が生じ易い構成の回路の場合、部品相
互間の王渉を回避するために空間を大きくとったレイア
ウトとする必四があり、その分、スペースロスが増大す
る。しかも、このような無駄をなくそうとすれば、゛ト
導体装置自体を複数個の半導体素子に分割しなければな
らなくなり、いずれにしても高密度実装が不可能なト、
コストアップを招(等の問題点があった。
、11導体基板(1)の片面に電子回路を形成した構造
であるため、大面積の半導体基板が必要となる。また、
部品相互間で1渉が生じ易い構成の回路の場合、部品相
互間の王渉を回避するために空間を大きくとったレイア
ウトとする必四があり、その分、スペースロスが増大す
る。しかも、このような無駄をなくそうとすれば、゛ト
導体装置自体を複数個の半導体素子に分割しなければな
らなくなり、いずれにしても高密度実装が不可能なト、
コストアップを招(等の問題点があった。
本発明は、]−記従来の問題点を解決するためになされ
たもので、その一つの目的としては、例えば干渉を起こ
し易い回路を半導体基板の両面に分離して構成すること
で、小面積の基板を用いて装置を形成できるようにして
、基板上のスペース効率の向上とコストダウンを図るこ
とにあり、また、他の[1的としては、混成集積回路を
構成する場合、高速信号伝送が可能で高集積、高機能な
実装を実現することにある。
たもので、その一つの目的としては、例えば干渉を起こ
し易い回路を半導体基板の両面に分離して構成すること
で、小面積の基板を用いて装置を形成できるようにして
、基板上のスペース効率の向上とコストダウンを図るこ
とにあり、また、他の[1的としては、混成集積回路を
構成する場合、高速信号伝送が可能で高集積、高機能な
実装を実現することにある。
このような目的を達成するために本発明は、2枚の゛l
′、導体基板の裏面どうしを導電性接着剤により接着一
体化して接合半導体基板を形成すると共に、この接合%
lj導体基板の表面にそれぞれ能動部品および受動部品
からなる電子回路を形成してなることを特徴とするもの
である。
′、導体基板の裏面どうしを導電性接着剤により接着一
体化して接合半導体基板を形成すると共に、この接合%
lj導体基板の表面にそれぞれ能動部品および受動部品
からなる電子回路を形成してなることを特徴とするもの
である。
本発明はt記構成により、例えば部品相互間の[渉が生
じ易い回路の場合、回路配置を接合半導体基板の両外面
に分割配置して、部品相互間の干渉をなくすことができ
る。また、混成集積回路として使用されるものでは、前
記接合半導体基板両面の各回路をバンプ法やワイヤボン
ディング法等によって混成集積回路の基板電極の所要部
分と接続することにより、高集積あるいは高機能な実装
を実現することができる。
じ易い回路の場合、回路配置を接合半導体基板の両外面
に分割配置して、部品相互間の干渉をなくすことができ
る。また、混成集積回路として使用されるものでは、前
記接合半導体基板両面の各回路をバンプ法やワイヤボン
ディング法等によって混成集積回路の基板電極の所要部
分と接続することにより、高集積あるいは高機能な実装
を実現することができる。
以下、本発明の実施例を図面に基づき詳細に説明する。
第1図に示したこの実施例のものは、膜内なバイポーラ
型の゛I6導体装置であって、2枚の1へ導体基板(l
la)(lla)の裏面どうしを導電性接着剤により接
着して−・体化することにより、両゛i導体基板(ll
a)(lla)からなる接合半導体ノλ板(II)を形
成し、この半導体基板(11)の表面にそれぞれ能動素
子(12)および受動素子(璽3)からなる電子回路を
形成してなるものである。
型の゛I6導体装置であって、2枚の1へ導体基板(l
la)(lla)の裏面どうしを導電性接着剤により接
着して−・体化することにより、両゛i導体基板(ll
a)(lla)からなる接合半導体ノλ板(II)を形
成し、この半導体基板(11)の表面にそれぞれ能動素
子(12)および受動素子(璽3)からなる電子回路を
形成してなるものである。
より詳しくは、前記接合゛ト導体基板(lりの両面にそ
れぞれ埋込層(14)、エピタキシャル層(15)およ
びこれら各層(14)(15)間に介在させた分離層(
1B)を形成し、前記基板(II)両面の分離層(I6
)で囲まれたランド内に前記能動素r(12)であるト
ランジスタ、ダイオードおよびIILと、受動素γ(I
3)である抵抗、静電界Mとをそれぞれ形成し、これら
の能動素子(I2)および受動素子(13)間にアルミ
ニウムからなる回路配線および電極パッド(I7)を形
成しである。また、(+8)は保護膜、(+9)は前記
導電外接rt剤層である。
れぞれ埋込層(14)、エピタキシャル層(15)およ
びこれら各層(14)(15)間に介在させた分離層(
1B)を形成し、前記基板(II)両面の分離層(I6
)で囲まれたランド内に前記能動素r(12)であるト
ランジスタ、ダイオードおよびIILと、受動素γ(I
3)である抵抗、静電界Mとをそれぞれ形成し、これら
の能動素子(I2)および受動素子(13)間にアルミ
ニウムからなる回路配線および電極パッド(I7)を形
成しである。また、(+8)は保護膜、(+9)は前記
導電外接rt剤層である。
次に、上記構成の゛i導体装置を通常の集積回路素子と
しての使用例について説明すると、例えば第2図に示す
ように、接合%l/、導体基板(11)の両面に形成し
た電子回路の電極パッド(鳳7)と、後述する外装パッ
ケージ(20)のインナーリード電極(2I)とをバン
プ法または、金線、アルミニウム線、銅線等の良導電性
線材(22)を用いたワイヤボンディング法により接続
するか、バンプ法およびワイヤボンディング法の両方を
用いて接続した後、樹脂封!I−、セラミック封止、金
属缶中への封入等による前記外装パッケージ(20)を
施すことにより、通常の集積回路素子としての動作を行
わせることができる。
しての使用例について説明すると、例えば第2図に示す
ように、接合%l/、導体基板(11)の両面に形成し
た電子回路の電極パッド(鳳7)と、後述する外装パッ
ケージ(20)のインナーリード電極(2I)とをバン
プ法または、金線、アルミニウム線、銅線等の良導電性
線材(22)を用いたワイヤボンディング法により接続
するか、バンプ法およびワイヤボンディング法の両方を
用いて接続した後、樹脂封!I−、セラミック封止、金
属缶中への封入等による前記外装パッケージ(20)を
施すことにより、通常の集積回路素子としての動作を行
わせることができる。
また、L記構成の半導体装置を混成集積回路中に実装す
る場合、−膜内なペアチップ実装法により実施すること
ができる。すなわち、第3図に示すように、接合半導体
基板(II)の両面に形成された電子回路の電極パッド
(17)をセラミック、ガラスエポキシ、紙フェノール
淳からなる混成集積回路基板(23)の回路端子ないし
補助端子部と、バンプ法ないし前述の良導電性線材(2
2)を使用して、接合゛L導体基板(11)の片面毎に
、または両面同時に接続した上で、ポツティング樹脂(
24)(その他セラミック、金属缶等)により実施例の
半導体装置部分(A)を封11ニすることにより、品質
的に安定させ、混成集積回路として通常の動作を行わせ
ることができる。なお、第3図中、(25)は混成集積
回路基板(23)L−に形成された抵抗体、(26)は
オーバーコート材である。
る場合、−膜内なペアチップ実装法により実施すること
ができる。すなわち、第3図に示すように、接合半導体
基板(II)の両面に形成された電子回路の電極パッド
(17)をセラミック、ガラスエポキシ、紙フェノール
淳からなる混成集積回路基板(23)の回路端子ないし
補助端子部と、バンプ法ないし前述の良導電性線材(2
2)を使用して、接合゛L導体基板(11)の片面毎に
、または両面同時に接続した上で、ポツティング樹脂(
24)(その他セラミック、金属缶等)により実施例の
半導体装置部分(A)を封11ニすることにより、品質
的に安定させ、混成集積回路として通常の動作を行わせ
ることができる。なお、第3図中、(25)は混成集積
回路基板(23)L−に形成された抵抗体、(26)は
オーバーコート材である。
以」二説明したように本発明の半導体装置によるときは
、2枚の半導体基板の裏面どうしを導電性接着剤により
接着・体化して接合゛)つ導体ノ^板を形成すると共に
、この接合%l/、導体基板の表面にそれぞれ能動部品
および受動部品からなる電子回路を形成してなるものと
したので、前記電子回路の構成目的に応じた適正な構成
とすることにより、例えば、部品相互間の1;渉が生じ
易い回路構成の素r−であっても、別々の半導体装置に
分割していた従来例よりも有効なコストダウンを図るこ
とができる。また、混成集積回路の作成にあたっても、
高速信号伝送が可能で高集積、高機能な実装を容易かつ
安価に実現できるなどの優れた効果を発揮するものとな
った。
、2枚の半導体基板の裏面どうしを導電性接着剤により
接着・体化して接合゛)つ導体ノ^板を形成すると共に
、この接合%l/、導体基板の表面にそれぞれ能動部品
および受動部品からなる電子回路を形成してなるものと
したので、前記電子回路の構成目的に応じた適正な構成
とすることにより、例えば、部品相互間の1;渉が生じ
易い回路構成の素r−であっても、別々の半導体装置に
分割していた従来例よりも有効なコストダウンを図るこ
とができる。また、混成集積回路の作成にあたっても、
高速信号伝送が可能で高集積、高機能な実装を容易かつ
安価に実現できるなどの優れた効果を発揮するものとな
った。
第1図は本発明に係る)1つ導体装置の一実施例を示す
要部断面図、第2図は同装置をパッケージングしてなる
゛1′−導体素子の一例を示す縦断面図、第3図は同装
置を混成集積回路に組込んだ装置の一例を示す縦断面図
、第4図は従来例の半導体装置を示す要Nく断面図であ
る。 (鳳1)・・・接合半導体基板、(Ila)・・・半導
体基板、(+2)・・・能動部品、(+3 )−・・受
動部品、(19)・・・導電性接着剤層。 第1図 第4図 1/ 7/
要部断面図、第2図は同装置をパッケージングしてなる
゛1′−導体素子の一例を示す縦断面図、第3図は同装
置を混成集積回路に組込んだ装置の一例を示す縦断面図
、第4図は従来例の半導体装置を示す要Nく断面図であ
る。 (鳳1)・・・接合半導体基板、(Ila)・・・半導
体基板、(+2)・・・能動部品、(+3 )−・・受
動部品、(19)・・・導電性接着剤層。 第1図 第4図 1/ 7/
Claims (1)
- 2枚の半導体基板の裏面どうしを導電性接着剤により接
着一体化して接合半導体基板を形成すると共に、この接
合半導体基板の表面にそれぞれ能動部品および受動部品
からなる電子回路を形成してなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181089A JPH02210858A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181089A JPH02210858A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02210858A true JPH02210858A (ja) | 1990-08-22 |
Family
ID=12341452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3181089A Pending JPH02210858A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02210858A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5382827A (en) * | 1992-08-07 | 1995-01-17 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
WO2020084782A1 (ja) * | 2018-10-26 | 2020-04-30 | ウルトラメモリ株式会社 | 半導体装置及びその製造方法 |
WO2023068170A1 (ja) * | 2021-10-21 | 2023-04-27 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置 |
-
1989
- 1989-02-09 JP JP3181089A patent/JPH02210858A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5382827A (en) * | 1992-08-07 | 1995-01-17 | Fujitsu Limited | Functional substrates for packaging semiconductor chips |
WO2020084782A1 (ja) * | 2018-10-26 | 2020-04-30 | ウルトラメモリ株式会社 | 半導体装置及びその製造方法 |
WO2023068170A1 (ja) * | 2021-10-21 | 2023-04-27 | 東京エレクトロン株式会社 | 半導体装置の製造方法及び半導体装置 |
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