JPH04184962A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 90
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 345
- 239000004033 plastic Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置技術に関し、特に、プラ
スチックパッケージ基板を用いたピングリッドアレイ（
以下、ＰＧＡという）形のパッケージ本体を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
スチックパッケージ基板を用いたピングリッドアレイ（
以下、ＰＧＡという）形のパッケージ本体を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
近年、半導体集積回路装置においては、素子の高集積化
や製品のカスタム・セミカスタム化に伴い、入出力ビン
の数が著しく増加しつつある。しかし、例えばプラスチ
ックモールド形のＤＩＰ （Ｄｕａｌ １ｎ−１ｉｎｅ
Ｐａｃｋａｇｅ）では、６４ピン程度が多ビン化の技
術的限界とされている。このため、入出力ビンの増加に
対応できるセラミックのパッケージ基板やチップキャリ
ヤが急速に使用され始めた。しかし、セラミックのパッ
ケージ基板では、半導体チップのコスト。よりもパッケ
ージコストの方が高価になることがある。
や製品のカスタム・セミカスタム化に伴い、入出力ビン
の数が著しく増加しつつある。しかし、例えばプラスチ
ックモールド形のＤＩＰ （Ｄｕａｌ １ｎ−１ｉｎｅ
Ｐａｃｋａｇｅ）では、６４ピン程度が多ビン化の技
術的限界とされている。このため、入出力ビンの増加に
対応できるセラミックのパッケージ基板やチップキャリ
ヤが急速に使用され始めた。しかし、セラミックのパッ
ケージ基板では、半導体チップのコスト。よりもパッケ
ージコストの方が高価になることがある。
そこで、セラミックよりも安価なプラスチック配線基板
をパッケージ基板として使用する半導体集積回路装置が
注目されている。プラスチックのパッケージ基板を用い
た場合、ビン密度がセラミックと同一であっても半導体
集積回路装置のコストを低減できる上、信号配線パター
ンを微細化でき、かつパッケージの設計変更や仕様の追
加に柔軟に対応できる特徴がある。
をパッケージ基板として使用する半導体集積回路装置が
注目されている。プラスチックのパッケージ基板を用い
た場合、ビン密度がセラミックと同一であっても半導体
集積回路装置のコストを低減できる上、信号配線パター
ンを微細化でき、かつパッケージの設計変更や仕様の追
加に柔軟に対応できる特徴がある。
以上のような観点から、近年は、プラスチックパッケー
ジ基板を用いたＰＧＡ形のパッケージが実用化されてい
る。フェースダウン構造のプラスチックＰＧＡ形パッケ
ージを有する半導体集積回路装置を第１１図に示す。
ジ基板を用いたＰＧＡ形のパッケージが実用化されてい
る。フェースダウン構造のプラスチックＰＧＡ形パッケ
ージを有する半導体集積回路装置を第１１図に示す。
パッケージ本体５０を構成する熱拡散板５１は、所定の
金属からなり、その上面には、放熱フィン５２が接合さ
れている。また、熱拡散板５１の凸部５１ａ下面には、
半導体チップ５３が主面を下方に向けた状態で接合され
ている。さらに、熱拡散板５１の下面において、半導体
チップ５３の周囲には、パッケージ基板５４が接合され
ている。
金属からなり、その上面には、放熱フィン５２が接合さ
れている。また、熱拡散板５１の凸部５１ａ下面には、
半導体チップ５３が主面を下方に向けた状態で接合され
ている。さらに、熱拡散板５１の下面において、半導体
チップ５３の周囲には、パッケージ基板５４が接合され
ている。
パッケージ基板５４は、エポキシ樹脂等のプラスチック
材料からなる複数の絶縁層５４ａ〜５４Ｃが積層されて
なり、各絶縁層５４ａ〜５４ｃの層厚は、例えば０．４
〜ｌ■園程度である。
材料からなる複数の絶縁層５４ａ〜５４Ｃが積層されて
なり、各絶縁層５４ａ〜５４ｃの層厚は、例えば０．４
〜ｌ■園程度である。
また、パッケージ基板５４には、例えば最上層から順に
、ＧＮＤ配線層５５、電源電圧配線層５６、信号配線層
５７が形成されている。各配線層５５〜５７は、ボンデ
ィングワイヤ５８を通じて半導体チップ５３に電気的に
接続されている。また、各配線層５５〜５７は、リード
ピン５９に電気的に接続されている。
、ＧＮＤ配線層５５、電源電圧配線層５６、信号配線層
５７が形成されている。各配線層５５〜５７は、ボンデ
ィングワイヤ５８を通じて半導体チップ５３に電気的に
接続されている。また、各配線層５５〜５７は、リード
ピン５９に電気的に接続されている。
リードピン５９は、第１１図において、パッケージ基板
５４の下面から下方に延在し、プリント配線基板（図示
せず）のスルーホール内に挿入され、プリント配線基板
内の配線層と電気的に接続されるようになっている。
５４の下面から下方に延在し、プリント配線基板（図示
せず）のスルーホール内に挿入され、プリント配線基板
内の配線層と電気的に接続されるようになっている。
なお、プラスチックパッケージ基板を用いた半導体集積
回路装置については、例えば日経マグロウヒル社、１９
８４年６月１１日発行、ｒマイクロデバイス、日経エレ
クトロニクス別冊 ｎｏ。
回路装置については、例えば日経マグロウヒル社、１９
８４年６月１１日発行、ｒマイクロデバイス、日経エレ
クトロニクス別冊 ｎｏ。
２ＪＰ１６０〜Ｐ１６８に記載があり、パッケージ基板
の材料特性や製造方法、並びにプラスチックＰＧＡ形の
半導体集積回路装置の放熱構造について説明されている
。
の材料特性や製造方法、並びにプラスチックＰＧＡ形の
半導体集積回路装置の放熱構造について説明されている
。
〔発明が解決しようとする課題〕
ところが、上記従来の技術においては、以下の問題があ
ることを本発明者は見出した。
ることを本発明者は見出した。
すなわち、ビン数の増加や動作速度の高速化に伴い、パ
ッケージのインダクタンスに起因してノイズが発生し易
くなり、半導体集積回路装置の動作信頼性が著しく低下
する問題があった。
ッケージのインダクタンスに起因してノイズが発生し易
くなり、半導体集積回路装置の動作信頼性が著しく低下
する問題があった。
例えば複数の信号ピンを同時に切り換えると、ＧＮＤ配
線層や電源電圧配線層にまとめて電流か流れる。その時
、ＧＮＤ配線層や電源電圧配線層のインダクタンスが大
きいとその分だけそれら配線層の電位が変動してしまう
。このため、その電位変動に起因して本来動作すべきで
ない信号線が誤動作してしまう。
線層や電源電圧配線層にまとめて電流か流れる。その時
、ＧＮＤ配線層や電源電圧配線層のインダクタンスが大
きいとその分だけそれら配線層の電位が変動してしまう
。このため、その電位変動に起因して本来動作すべきで
ない信号線が誤動作してしまう。
特に、フェースダウン構造の場合、パッケージ基板内の
配線層とプリント配線基板内の配線層との間の配線長が
長くなる結果、インダクタンスが増加するので、ノイズ
対策上不利な構造となっている。
配線層とプリント配線基板内の配線層との間の配線長が
長くなる結果、インダクタンスが増加するので、ノイズ
対策上不利な構造となっている。
本発明は上記課題に着目してなされたものであり、その
目的は、半導体集積回路装置を構−するパッケージのイ
ンダクタンスを低減することのできる技術を提供するこ
とにある。
目的は、半導体集積回路装置を構−するパッケージのイ
ンダクタンスを低減することのできる技術を提供するこ
とにある。
本発明の他の目的は、半導体集積回路装置の動作信頼性
を向上させることのできる技術を提供することにある。
を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、請求項１記載の発明は、半導体チップが封止
されたピングリッドアレイ形のパッケージ本体を構成す
るプラスチックパッケージ基板に信号配線層と第一電源
系配線層とを備える半導体集積回路装置であって、前記
プラスチックパッケージ基板において前記パッケージ本
体が実装される配線基板の近接側に第二電源系配線層を
設けるとともに、前記第一電源系配線層と前記第二電源
系配線層とをスルーホールによって電気的に接続した半
導体集積回路装置構造とするものである。
されたピングリッドアレイ形のパッケージ本体を構成す
るプラスチックパッケージ基板に信号配線層と第一電源
系配線層とを備える半導体集積回路装置であって、前記
プラスチックパッケージ基板において前記パッケージ本
体が実装される配線基板の近接側に第二電源系配線層を
設けるとともに、前記第一電源系配線層と前記第二電源
系配線層とをスルーホールによって電気的に接続した半
導体集積回路装置構造とするものである。
請求項２記載の発明は、半導体チップが封止されたピン
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けた半導体集積回路装置構造とするものである。
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けた半導体集積回路装置構造とするものである。
請求項３記載の発明は、半導体チップが封止されたピン
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けるとともに、前記第一電源系配線層の所定の電極パ
ッドと、前記第三電源系配線層の所定の電極パッドとを
一または二本以上の層間ボンディングワイヤによって電
気的に接続した半導体集積回路装置構造とするものであ
る。
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けるとともに、前記第一電源系配線層の所定の電極パ
ッドと、前記第三電源系配線層の所定の電極パッドとを
一または二本以上の層間ボンディングワイヤによって電
気的に接続した半導体集積回路装置構造とするものであ
る。
上記した請求項１記載の発明によれば、スルーホールに
より、リードピン方向の電流パスが増加し、実効上、イ
ンダクタンスが並列接続されたことと等価となるため、
リードピン方向の合成インダクタンスを低減することが
可能となる。
より、リードピン方向の電流パスが増加し、実効上、イ
ンダクタンスが並列接続されたことと等価となるため、
リードピン方向の合成インダクタンスを低減することが
可能となる。
また、パッケージ基板において、プリント配線基板の近
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。
さらに、電源系配線層の層数が増えるので、電源系配線
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。
しかも、例えば第二電源系配線層としてのＧＮＤ配線層
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層または電源電圧配線
層で発生した高周波ノイズを相対する電源系配線層に逃
がすことが可能となる。
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層または電源電圧配線
層で発生した高周波ノイズを相対する電源系配線層に逃
がすことが可能となる。
上記した請求項２記載の発明によれば、例えば信号配線
層を第三電源系配線層としてのＧＮＤ配線層と電源電圧
配線層との間に設けることにより、信号配線層とＧＮＤ
配線層および電源電圧配線層とで形成される相互インダ
クタンスＭが負の方向に増加するので、自己インダクタ
ンスをり、とすると、ＧＮＤ配線層および電源電圧配線
層の実効インダクタンスＬ ＠ ｌ ｌは、Ｌ、、、＝
Ｌ、 −Ｍと表すことができる。
層を第三電源系配線層としてのＧＮＤ配線層と電源電圧
配線層との間に設けることにより、信号配線層とＧＮＤ
配線層および電源電圧配線層とで形成される相互インダ
クタンスＭが負の方向に増加するので、自己インダクタ
ンスをり、とすると、ＧＮＤ配線層および電源電圧配線
層の実効インダクタンスＬ ＠ ｌ ｌは、Ｌ、、、＝
Ｌ、 −Ｍと表すことができる。
また、ＧＮＤ配線層および電源電圧配線層を信号配線層
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線、層および信号配線層と電源電圧配線層との間
に多くの電気力線が形成され、同一信号配線層内におけ
る隣接信号配線間の電気力線の数、すなわち、信号配線
層内における隣接信号配線間の配線容量を低減すること
ができる。
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線、層および信号配線層と電源電圧配線層との間
に多くの電気力線が形成され、同一信号配線層内におけ
る隣接信号配線間の電気力線の数、すなわち、信号配線
層内における隣接信号配線間の配線容量を低減すること
ができる。
上記した請求項３記載の発明によれば、第三電源系配線
層の最も内方の端部で半導体チップと接続されることに
なるので、信号配線層と第三電源系配線層との相互イン
ダクタンス形成領域を増加させることができる。
層の最も内方の端部で半導体チップと接続されることに
なるので、信号配線層と第三電源系配線層との相互イン
ダクタンス形成領域を増加させることができる。
〔実施例１〕
第１図は本発明の一実施例である半導体集積回路装置の
要部断面図、第２図は第１図に示した半導体集積回路装
置の全体断面図、第３図はリードピンおよびスルーホー
ルの平面配置を示す部分平面図、第４図は信号配線層−
ＧＮＤ配線層間の距離と実効インダクタンスとの関係を
示すグラフ図、第５図は第１図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第６図は第５図に示した信号配線層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第７図は信号配線層
および電源系配線層の電極パッドと半導体チップの電極
パッドとの接続状態の変形例を示す部分平面図である。
要部断面図、第２図は第１図に示した半導体集積回路装
置の全体断面図、第３図はリードピンおよびスルーホー
ルの平面配置を示す部分平面図、第４図は信号配線層−
ＧＮＤ配線層間の距離と実効インダクタンスとの関係を
示すグラフ図、第５図は第１図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第６図は第５図に示した信号配線層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第７図は信号配線層
および電源系配線層の電極パッドと半導体チップの電極
パッドとの接続状態の変形例を示す部分平面図である。
本実施例１の半導体集積回路装置を第１図、第２図に示
す。
す。
第２図に示す本実施例１０半導体集積回路装置は、多ビ
ンＰＧＡ形のパッケージ本体ｌを存する。
ンＰＧＡ形のパッケージ本体ｌを存する。
パッケージ本体ｌは、熱拡散板２と、ノ（ツケージ基板
３と、リードピン４と、キャップ５とを育している。
３と、リードピン４と、キャップ５とを育している。
熱拡散板２は、例えば銅（Ｃｕ）からなり、その表面に
は酸化処理が施されている。熱拡散板２の上面には、放
熱フィン６が、例えばシリコーンゴム等からなる接着剤
層７ａによって接合されている。放熱フィン６は、例え
ばアルミニウム（Ａｌ）からなる。
は酸化処理が施されている。熱拡散板２の上面には、放
熱フィン６が、例えばシリコーンゴム等からなる接着剤
層７ａによって接合されている。放熱フィン６は、例え
ばアルミニウム（Ａｌ）からなる。
熱拡散板２の下面側中央には、半導体チップ８がその主
面を図の下方に向けた状態で接合されている。すなわち
、本実施例１の半導体集積回路装置は、半導体チップ８
で発生した熱を熱拡散板２を通じて放熱フィン６から放
散する構造になっている。
面を図の下方に向けた状態で接合されている。すなわち
、本実施例１の半導体集積回路装置は、半導体チップ８
で発生した熱を熱拡散板２を通じて放熱フィン６から放
散する構造になっている。
半導体チップ８は、例えば単結晶シリコン（Ｓｉ）から
なり、その主面側には、例えば高速動作を行うＣＭＯＳ
ゲートアレイ等のような半導体集積回路が形成されてい
る。この半導体集積回路は、ボンディングワイヤ９およ
びパッケージ基板３内に設けられた後述する配線層を通
じてリードピン４に電気的に接続されている。
なり、その主面側には、例えば高速動作を行うＣＭＯＳ
ゲートアレイ等のような半導体集積回路が形成されてい
る。この半導体集積回路は、ボンディングワイヤ９およ
びパッケージ基板３内に設けられた後述する配線層を通
じてリードピン４に電気的に接続されている。
リードピン４は、例えばコバールからなり、その表面に
は半田（Ｐ ｂ ／ Ｓ ｎ ）コート処理が施されて
いる。また、リードピン４は、プリント配線基板１０の
スルーホール１１内に挿入され、プリント配線基板ｌＯ
の配線層１２と電気的に接続されるようになっている。
は半田（Ｐ ｂ ／ Ｓ ｎ ）コート処理が施されて
いる。また、リードピン４は、プリント配線基板１０の
スルーホール１１内に挿入され、プリント配線基板ｌＯ
の配線層１２と電気的に接続されるようになっている。
そして、パッケージ本体ｌは、リードピン４をプリント
配線基板１０のスルーホール１１内に挿入した状態でプ
リント配線基板１０上に実装されるようになっている。
配線基板１０のスルーホール１１内に挿入した状態でプ
リント配線基板１０上に実装されるようになっている。
なお、パッケージ本体１は、洗浄や検査等の観点からプ
リント配線基板ｌＯの主面から離間させた状態で実装さ
れるようになっている。
リント配線基板ｌＯの主面から離間させた状態で実装さ
れるようになっている。
熱拡散板２の下面側において半導体チップ８の周囲には
、パッケージ基板３が、例えばシリコーンゴム等からな
る接着剤層７ｂによって接合されている。パッケージ基
板３は、第１図に示すように、複数の絶縁層３８〜３ｈ
が積層されて構成されている。絶縁層３ａ〜３ｈは、例
えばビスマレイミドトリアジン（ＢＴ）樹脂等のような
プラスチック材料からなる。
、パッケージ基板３が、例えばシリコーンゴム等からな
る接着剤層７ｂによって接合されている。パッケージ基
板３は、第１図に示すように、複数の絶縁層３８〜３ｈ
が積層されて構成されている。絶縁層３ａ〜３ｈは、例
えばビスマレイミドトリアジン（ＢＴ）樹脂等のような
プラスチック材料からなる。
絶縁層３ａ〜３ｈのうち、絶縁層３ｃ、３ｅ。
３ｇは、例えばそれぞれの絶縁層３ｂ、３ｄ、３ｆ、３
ｈの間にプリプレグ状のＢＴ樹脂を介在させ、所定の圧
力、温度で成形させてなる。
ｈの間にプリプレグ状のＢＴ樹脂を介在させ、所定の圧
力、温度で成形させてなる。
絶縁層３ｂ、３ｆ、３ｈの層厚は、例えば０．２ｍｍ程
度である。また、絶縁層３ｃ、３ｄ、３ｇの層厚は、例
えば０．１５ ｍｍ程度である。さらに、絶縁層３ｅの
層厚は、例えば０．１５ ｍｍ以下である。
度である。また、絶縁層３ｃ、３ｄ、３ｇの層厚は、例
えば０．１５ ｍｍ程度である。さらに、絶縁層３ｅの
層厚は、例えば０．１５ ｍｍ以下である。
このように本実施例１においては、絶縁層３ｂ〜３ｈの
厚さが従来よりも薄（なっており、特に、絶縁層３ｄ、
３ｅの層厚は、０．２ ｍｍ以下に規定されている。
厚さが従来よりも薄（なっており、特に、絶縁層３ｄ、
３ｅの層厚は、０．２ ｍｍ以下に規定されている。
また、パッケージ基板３には、上層から順に、例えばＧ
ＮＤ配線層（第一電源系配線層）１３ａ。
ＮＤ配線層（第一電源系配線層）１３ａ。
電源電圧（以下、ＶＣＣという）配線層（第一電源系配
線層）１４ａＳＧＮＤ配線層（第三電源系配線層）１３
ｂ、信号配線層１５、Ｖｃｃ配線層（第三電源系配線層
）１４ｂ、ＧＮＤ配線層（第二電源系配線層）ｔ３ｃ、
Ｖｃｃ配線層（第二電源系配線層）１４ｃおよびＧＮＤ
配線層（第二電源系配線層）１３ｄが形成されている。
線層）１４ａＳＧＮＤ配線層（第三電源系配線層）１３
ｂ、信号配線層１５、Ｖｃｃ配線層（第三電源系配線層
）１４ｂ、ＧＮＤ配線層（第二電源系配線層）ｔ３ｃ、
Ｖｃｃ配線層（第二電源系配線層）１４ｃおよびＧＮＤ
配線層（第二電源系配線層）１３ｄが形成されている。
各配線層１３ ａ −１５は、例えばＣｕからなり、そ
の厚さは、例えば１８μｍ程度である。各ＧＮＤ配線層
１３ａ−１３ｄおよびＶ ｃｃ配線層１４ａ〜１４ｃに
は、へた配線が形成されている。信号配線層１５には、
微細な信号配線パターンが形成されている。
の厚さは、例えば１８μｍ程度である。各ＧＮＤ配線層
１３ａ−１３ｄおよびＶ ｃｃ配線層１４ａ〜１４ｃに
は、へた配線が形成されている。信号配線層１５には、
微細な信号配線パターンが形成されている。
各ＧＮＤ配線層１３ ａ 〜１３ ｄは、ＧＮＤ用のリ
ードピン４に電気的に接続されている。また、各ＶＣＣ
配線層１４ａ−１４ｃは、ＶＣＣ用のリードピン４に電
気的に接続されている。そして、本実施例１においては
、各ＧＮＤ配線層１３ａ−１３ｄがスルーホール１６ａ
によって電気的に接続されている。また、各ＶＣＣ配線
層１４ａ−１４ｃがスルーホール１６ｂによって電気的
に接続されている。
ードピン４に電気的に接続されている。また、各ＶＣＣ
配線層１４ａ−１４ｃは、ＶＣＣ用のリードピン４に電
気的に接続されている。そして、本実施例１においては
、各ＧＮＤ配線層１３ａ−１３ｄがスルーホール１６ａ
によって電気的に接続されている。また、各ＶＣＣ配線
層１４ａ−１４ｃがスルーホール１６ｂによって電気的
に接続されている。
スルーホール１６およびリードピン４の平面配置を第３
図に示す。リードピン４は格子上交点および格子枠内の
中心に配置されている。リードピン４．４（７）間隔Ａ
ｌｔ、例えば１００ミル１５４ｍｍ）程度である。また
、格子枠内中心のリードピン４と格子上交点のリードピ
ン４との間隔Ｂは、例えば７０ミル（１，７７８ｍｍ）
−程度である。スルーホール１６は、格子上交点のリー
ドピン４．４の間に配置されている。リードピン４とス
ルーホール１６との間隔Ｃは、例えば５０ミル（１，２
７ｍｍ）程度である。
図に示す。リードピン４は格子上交点および格子枠内の
中心に配置されている。リードピン４．４（７）間隔Ａ
ｌｔ、例えば１００ミル１５４ｍｍ）程度である。また
、格子枠内中心のリードピン４と格子上交点のリードピ
ン４との間隔Ｂは、例えば７０ミル（１，７７８ｍｍ）
−程度である。スルーホール１６は、格子上交点のリー
ドピン４．４の間に配置されている。リードピン４とス
ルーホール１６との間隔Ｃは、例えば５０ミル（１，２
７ｍｍ）程度である。
このように本実施例１の半導体集積回路装置は、スルー
ホール１６を設けたことにより、リードピン方向の電流
パスが従来よりも増加し、実効上、インダクタンスが並
列接続された状態と等しくなるので、リードピン方向の
合成インダクタンスを低減することが可能な構造になっ
ている。
ホール１６を設けたことにより、リードピン方向の電流
パスが従来よりも増加し、実効上、インダクタンスが並
列接続された状態と等しくなるので、リードピン方向の
合成インダクタンスを低減することが可能な構造になっ
ている。
また、本実施例１の半導体集積回路装置においては、第
１図に示したように、パッケージ基板３において、プリ
ント配線基板ｌＯの近接側に、ＧＮＤ配線層１３ｃ、１
３ｄおよびＶｃｃ配線層１４Ｃが配置されている。これ
により、プリント配線基板１０から一番離れて配置され
ているＧＮＤ配線層１３ａおよびＶＣＣ配線層１４ａを
、プリント配線基板ｌＯに近接配置した状態と等価とな
っている。また、各絶縁層３ｂ〜３ｈの層厚、すなわち
、各配線層１３．１４の間隔が従来よりも小さくなって
いる。これらにより、ＧＮＤ配線層１３ａおよびＶ ｃ
ｃ配線層１４ａと、プリント配線基板ｌＯの配線層１２
との間の配線長を短縮したことと等価となり、リードピ
ン方向のインダクタンスを低減することが可能な構造に
なっている。 □しかも、ＧＮＤ配線層１３およ
びＶｃｃ配線層！４の層数を従来よりも増加させたこと
により、配線層方向にも上記スルーホール１６の場合と
同等の作用が生じ、電源系配線層の合成インダクタンス
を低減することが可能になっている。
１図に示したように、パッケージ基板３において、プリ
ント配線基板ｌＯの近接側に、ＧＮＤ配線層１３ｃ、１
３ｄおよびＶｃｃ配線層１４Ｃが配置されている。これ
により、プリント配線基板１０から一番離れて配置され
ているＧＮＤ配線層１３ａおよびＶＣＣ配線層１４ａを
、プリント配線基板ｌＯに近接配置した状態と等価とな
っている。また、各絶縁層３ｂ〜３ｈの層厚、すなわち
、各配線層１３．１４の間隔が従来よりも小さくなって
いる。これらにより、ＧＮＤ配線層１３ａおよびＶ ｃ
ｃ配線層１４ａと、プリント配線基板ｌＯの配線層１２
との間の配線長を短縮したことと等価となり、リードピ
ン方向のインダクタンスを低減することが可能な構造に
なっている。 □しかも、ＧＮＤ配線層１３およ
びＶｃｃ配線層！４の層数を従来よりも増加させたこと
により、配線層方向にも上記スルーホール１６の場合と
同等の作用が生じ、電源系配線層の合成インダクタンス
を低減することが可能になっている。
さらに、本実施例１の半導体集積回路装置においては、
ＧＮＤ配線層１３とＶ ｃｃ配線層１４とが近接した状
態で交互に配置されている。これにより、互いに対向す
るＧＮＤ配線層１３とＶ ＣＣ配線層１４とがバイパス
コンデンサとして機能するので、ＧＮＤ配線層１３（ｖ
ＣＣ配線層１４）で生じた高周波ノイズを相対するＶＣ
Ｃ配線層１４（ＧＮＤ配線層１３）に逃がすことが可能
な構造になっている。
ＧＮＤ配線層１３とＶ ｃｃ配線層１４とが近接した状
態で交互に配置されている。これにより、互いに対向す
るＧＮＤ配線層１３とＶ ＣＣ配線層１４とがバイパス
コンデンサとして機能するので、ＧＮＤ配線層１３（ｖ
ＣＣ配線層１４）で生じた高周波ノイズを相対するＶＣ
Ｃ配線層１４（ＧＮＤ配線層１３）に逃がすことが可能
な構造になっている。
また、本実施例１においては、信号配線層１５がＧＮＤ
配線層１３ｂとＶＣＣ配線層１４ｂとの間に配置されて
いる。この場合、信号配線層１５から半導体チップ８に
流れる電流の方向と、半導体チップ８からＧＮＤ配線層
１３ｂに流れるリターン電流の方向とが互いに逆方向に
なる。また、Ｖｃｃ配線層１４ｂから半導体チップ８に
流れる電流の方向と、半導体チップ８から信号配線層１
５に流れるリターン電流の方向とが互いに逆方向になる
。このため、信号配線層１５とＧＮＤ配線層１３ｂおよ
び信号配線層１５とＶＣＣ配線層１４ｂとの間で形成さ
れる相互インダクタンスＭが負の方向に増加する。すな
わち、電源系配線層の実効インダクタンスＬ、２．は、
自己インダクタンスをＬｌとすると、Ｌ、、、＝Ｌ、−
Ｍと表すことができる。したがって、電源系配線層の実
効インダクタンスを低減することが可能になっている。
配線層１３ｂとＶＣＣ配線層１４ｂとの間に配置されて
いる。この場合、信号配線層１５から半導体チップ８に
流れる電流の方向と、半導体チップ８からＧＮＤ配線層
１３ｂに流れるリターン電流の方向とが互いに逆方向に
なる。また、Ｖｃｃ配線層１４ｂから半導体チップ８に
流れる電流の方向と、半導体チップ８から信号配線層１
５に流れるリターン電流の方向とが互いに逆方向になる
。このため、信号配線層１５とＧＮＤ配線層１３ｂおよ
び信号配線層１５とＶＣＣ配線層１４ｂとの間で形成さ
れる相互インダクタンスＭが負の方向に増加する。すな
わち、電源系配線層の実効インダクタンスＬ、２．は、
自己インダクタンスをＬｌとすると、Ｌ、、、＝Ｌ、−
Ｍと表すことができる。したがって、電源系配線層の実
効インダクタンスを低減することが可能になっている。
特に、本実施例１においては、信号配線層１５とＧＮＤ
配線層１３ｂおよび信号配線層１５とＶｃｃ配線層１４
ｂとの間隔、すなわち、絶縁層３ｄ。
配線層１３ｂおよび信号配線層１５とＶｃｃ配線層１４
ｂとの間隔、すなわち、絶縁層３ｄ。
３ｅの厚さが、上記したように０．２ｍ＋以下と比較的
狭く規定されている。これは、第４図に示すように、そ
れらの間隔を狭くする程、実効インダクタンスＬ ａ
ｆ ｌを低減することが可能であるからである。
狭く規定されている。これは、第４図に示すように、そ
れらの間隔を狭くする程、実効インダクタンスＬ ａ
ｆ ｌを低減することが可能であるからである。
しかも、ＧＮＤ配線層１３ｂおよびＶＣＣ配線層１４ｂ
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５とＧＮＤ配線層１３ｂおよび信号配線
層１５とＶＣＣ配線層１４ｂとの間に多くの電気力線が
形成され、同一信号配線層１５内における隣接信号配線
間の電気力線の数を低減することができる。すなわち、
信号配線層１５内における隣接信号配線間の配線容量を
低減することができる。このため、その配線容量に起因
する隣接信号配線間の誘導ノイズを低減することが可能
になっている。
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５とＧＮＤ配線層１３ｂおよび信号配線
層１５とＶＣＣ配線層１４ｂとの間に多くの電気力線が
形成され、同一信号配線層１５内における隣接信号配線
間の電気力線の数を低減することができる。すなわち、
信号配線層１５内における隣接信号配線間の配線容量を
低減することができる。このため、その配線容量に起因
する隣接信号配線間の誘導ノイズを低減することが可能
になっている。
一方、ＧＮＤ配線層１３ａ、Ｖｃｃ配線層１４ａおよび
信号配線層１５において、半導体チップ８側には、ボン
ディングワイヤ９を接合するためのポンディングパッド
（電極パッド）１７ａ−１７Ｃが形成されている。それ
らポンディングパッド１７ａ〜１７ｃを第５因に示す。
信号配線層１５において、半導体チップ８側には、ボン
ディングワイヤ９を接合するためのポンディングパッド
（電極パッド）１７ａ−１７Ｃが形成されている。それ
らポンディングパッド１７ａ〜１７ｃを第５因に示す。
なお、第５図には図面を見易くするためボンディングワ
イヤ９（第１図参照）は図示していない。
イヤ９（第１図参照）は図示していない。
ポンディングパッド１７ａ−１７ｃは、例えばＣｕから
なりその表面にはニッケル（Ｎｉ）メツキ処理等が施さ
れている。ポンディングパッド１７の寸法は、例えば幅
が０．２ ｍｍ、長さが０．５ ｍｍ程度である。
なりその表面にはニッケル（Ｎｉ）メツキ処理等が施さ
れている。ポンディングパッド１７の寸法は、例えば幅
が０．２ ｍｍ、長さが０．５ ｍｍ程度である。
ＧＮＤ配線層１３ａは、絶縁層３ｂの側壁に形成された
導体１８ａを通じてポンディングパッド１７ａ−１７ｃ
と電気的に接続されている。そして、ＧＮＤ配線層１３
ａのポンディングパッド１７ａと、ＶｅＣ配線層１４ａ
のポンディングパッド１７ｂとは、同一平面に交互に配
置されている。
導体１８ａを通じてポンディングパッド１７ａ−１７ｃ
と電気的に接続されている。そして、ＧＮＤ配線層１３
ａのポンディングパッド１７ａと、ＶｅＣ配線層１４ａ
のポンディングパッド１７ｂとは、同一平面に交互に配
置されている。
ＧＮＤ配線層１３ａＳＶｃｃ配線層１４ａおよび信号配
線層１５のポンディングパッド１７ａ〜１７ｃと、半導
体チップ８のポンディングパッド（電極パッド）１９と
の接続状態を第６図に示す。
線層１５のポンディングパッド１７ａ〜１７ｃと、半導
体チップ８のポンディングパッド（電極パッド）１９と
の接続状態を第６図に示す。
第６図に示すように、信号配線層１５のポンディングパ
ッド１７ｃと、半導体チップ８のポンディングパッド１
９とは、−本のボンディングワイヤ９によって電気的に
接続されている。
ッド１７ｃと、半導体チップ８のポンディングパッド１
９とは、−本のボンディングワイヤ９によって電気的に
接続されている。
ところで、パッケージのインダクタンスを低減する方法
としてリードピン４の数を増やすことが考えられるが、
リードピン４の数を増やすとパッケージ本体ｌを実装す
るプリント配線基板ｌＯの配憩引き回しが困難となるた
め簡単には増やすことができない。また、ノイズ対策と
してＶｃｃ配線とＧＮＤ配線との間にバイパスコンデン
サを挿入する技術があるが、この技術では、ボンディン
グワイヤ９自体のインダクタンスを低減することはでき
ず、ボンディングワイヤ９からのノイズを低減すること
ができない。そこで、本実施例１においては、ＧＮＤ配
線層１３ａおよびＶＣＣ配線層１４ａの所定のポンディ
ングパッド１７ａ、１７ｂと、半導体チップ８の所定の
ポンディングパッド１９．１９とを、それぞれ例えば二
本のボンディングワイヤ９．９によって電気的に接続し
、全ボンイングワイヤ９の数を全リードピン４の数以上
に設定している。すなわち、ポンディングパッド１９．
１７ａ、１７ｂ間を複数本のボンディングワイヤ９によ
って接続したことにより、ボンディングワイヤ９にも上
記スルーホール１６の場合と同等の作用が生じ、ボンデ
ィングワイヤ９自体のインダクタンスを低減することが
でき、ボンディングワイヤ９からのノイズを低減するこ
とが可能になっている。しかもボンディングワイヤ９の
場合は、パッケージ内にスペースがあれば比較的容易に
増やすことができるので、プリント配線基板１０側の配
線引き回しが困難となることもない。
としてリードピン４の数を増やすことが考えられるが、
リードピン４の数を増やすとパッケージ本体ｌを実装す
るプリント配線基板ｌＯの配憩引き回しが困難となるた
め簡単には増やすことができない。また、ノイズ対策と
してＶｃｃ配線とＧＮＤ配線との間にバイパスコンデン
サを挿入する技術があるが、この技術では、ボンディン
グワイヤ９自体のインダクタンスを低減することはでき
ず、ボンディングワイヤ９からのノイズを低減すること
ができない。そこで、本実施例１においては、ＧＮＤ配
線層１３ａおよびＶＣＣ配線層１４ａの所定のポンディ
ングパッド１７ａ、１７ｂと、半導体チップ８の所定の
ポンディングパッド１９．１９とを、それぞれ例えば二
本のボンディングワイヤ９．９によって電気的に接続し
、全ボンイングワイヤ９の数を全リードピン４の数以上
に設定している。すなわち、ポンディングパッド１９．
１７ａ、１７ｂ間を複数本のボンディングワイヤ９によ
って接続したことにより、ボンディングワイヤ９にも上
記スルーホール１６の場合と同等の作用が生じ、ボンデ
ィングワイヤ９自体のインダクタンスを低減することが
でき、ボンディングワイヤ９からのノイズを低減するこ
とが可能になっている。しかもボンディングワイヤ９の
場合は、パッケージ内にスペースがあれば比較的容易に
増やすことができるので、プリント配線基板１０側の配
線引き回しが困難となることもない。
ただし、ボンディングワイヤ９，９は、第７図に示すよ
うに、並設しても良い。
うに、並設しても良い。
このように本実施例１によれば、以下の効果を得ること
が可能となる。
が可能となる。
（１）、ＧＮＤ配線層１３ａ 〜１３ｄ問およびＶＣＣ
配線層１４ａ−１４ｃ間を夫々接続するスルーホール１
６を設けたことにより、リードピン方向の電流パスが従
来よりも増加し、実効上、インダクタンスが並列接続さ
れた状態と等価となるので、リードピン方向の合成イン
ダクタンスを低減することが可能となる。
配線層１４ａ−１４ｃ間を夫々接続するスルーホール１
６を設けたことにより、リードピン方向の電流パスが従
来よりも増加し、実効上、インダクタンスが並列接続さ
れた状態と等価となるので、リードピン方向の合成イン
ダクタンスを低減することが可能となる。
（２）、パッケージ基板３において、プリント配線基板
１０の近接側に、ＧＮＤ配線層１３ｃ、１３ｄおよびＶ
ＣＣ配線層１４ｃを設けたことにより、プリント配線基
板１０から一番離れて配置されているＧＮＤ配線層１３
ａおよびＶＣＣ配線層１４ａを、プリント配線基板１０
に近接配置した状態と等価となり、ＧＮＤ配線層１３ａ
およびＶ ＣＣ配線層１４ａと、プリント配線基板ｌＯ
の配線層１２との間の配線長を短縮したことと等しくす
ることがてきるので、リードピン４のインダクタンスを
低減することが可能となる。
１０の近接側に、ＧＮＤ配線層１３ｃ、１３ｄおよびＶ
ＣＣ配線層１４ｃを設けたことにより、プリント配線基
板１０から一番離れて配置されているＧＮＤ配線層１３
ａおよびＶＣＣ配線層１４ａを、プリント配線基板１０
に近接配置した状態と等価となり、ＧＮＤ配線層１３ａ
およびＶ ＣＣ配線層１４ａと、プリント配線基板ｌＯ
の配線層１２との間の配線長を短縮したことと等しくす
ることがてきるので、リードピン４のインダクタンスを
低減することが可能となる。
（３）、ＧＮＤ配線層１３およびＶ ｃｃ配線層】４の
層数を従来よりも増やしたことにより、配線層方向にも
上記スルーホール１６の場合と同等の作用が生じ、電源
系配線層方向の合成インダクタンスを低減することが可
能となる。
層数を従来よりも増やしたことにより、配線層方向にも
上記スルーホール１６の場合と同等の作用が生じ、電源
系配線層方向の合成インダクタンスを低減することが可
能となる。
（４）、信号配線層１５をＧＮＤ配線層１３ｂとＶＣＣ
配線層１４ｂとの間に配置したことにより、信号配線層
１５に流れる電流と、ＧＮＤ配線層１３ｂおよびＶＣＣ
配線層１４ｂとに流れる電流とが互いに逆方向となり、
信号配線層１５とＧＮＤ配線層１３ａおよびＶｃｃ配線
層１４ｂとで形成される相互インダクタンスが負の方向
に増加するので、電源系配線層の実効インダクタンスを
低減すること可能となる。
配線層１４ｂとの間に配置したことにより、信号配線層
１５に流れる電流と、ＧＮＤ配線層１３ｂおよびＶＣＣ
配線層１４ｂとに流れる電流とが互いに逆方向となり、
信号配線層１５とＧＮＤ配線層１３ａおよびＶｃｃ配線
層１４ｂとで形成される相互インダクタンスが負の方向
に増加するので、電源系配線層の実効インダクタンスを
低減すること可能となる。
（５）、半導体チップ８の所定のポンディングパッド１
９と、ＧＮＤ配線層１３ａおよびＶｃｃ配線層１４ａの
所定のポンディングパッド１７ａ、１７ｂとを、それぞ
れ複数本のボンディングワイヤ９゜９によって電気的に
接続したことにより、ボンディングワイヤ９にも上記ス
ルーホールの場合と同等の作用が生じ、ボンディングワ
イヤ９のインダクタンスを低減することが可能となる。
９と、ＧＮＤ配線層１３ａおよびＶｃｃ配線層１４ａの
所定のポンディングパッド１７ａ、１７ｂとを、それぞ
れ複数本のボンディングワイヤ９゜９によって電気的に
接続したことにより、ボンディングワイヤ９にも上記ス
ルーホールの場合と同等の作用が生じ、ボンディングワ
イヤ９のインダクタンスを低減することが可能となる。
（６）、上記（１）〜（５）により、パッケージ本体ｌ
全体のインダクタンスを低減することが可能となる。し
たがって、そのインダクタンスに起因する信号同時切換
ノイズ等のようなノイズを防止することが可能となる。
全体のインダクタンスを低減することが可能となる。し
たがって、そのインダクタンスに起因する信号同時切換
ノイズ等のようなノイズを防止することが可能となる。
（７）、ＧＮＤ配線層１３とＶＣＣ配線層１４とを近接
した状態で交互に配置したことにより、互いに対向する
ＧＮＤ配線層１３とＶＣＣ配線層１４とで一つのバイパ
スコンデンサとしての役割を果たし、ＧＮＤ配線層１３
（Ｖｃｃ配線層１４）で生じた高周波ノイズを相対する
ＶＣＣ配線層１４（ＧＮＤ配線層１３）に逃がすことが
できるので、電源系のノイズを低減することが可能とな
る。
した状態で交互に配置したことにより、互いに対向する
ＧＮＤ配線層１３とＶＣＣ配線層１４とで一つのバイパ
スコンデンサとしての役割を果たし、ＧＮＤ配線層１３
（Ｖｃｃ配線層１４）で生じた高周波ノイズを相対する
ＶＣＣ配線層１４（ＧＮＤ配線層１３）に逃がすことが
できるので、電源系のノイズを低減することが可能とな
る。
（８）、ＧＮＤ配線層１３ｂおよびＶｃｃ配線層１４ｂ
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５内における隣接信号配線間の配線容量
を低減することができるので、その配線容量に起因する
隣接信号配線間の誘導ノイズを低減することが可能とな
る。
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５内における隣接信号配線間の配線容量
を低減することができるので、その配線容量に起因する
隣接信号配線間の誘導ノイズを低減することが可能とな
る。
（９）、上記（１１〜（８）により、高速動作を行う多
ビンＰＧＡ形のパッケージ本体ｌを有する半導体集積回
路装置の動捏信頼性を向上させることが可能となる。
ビンＰＧＡ形のパッケージ本体ｌを有する半導体集積回
路装置の動捏信頼性を向上させることが可能となる。
−〔実施例２〕
第８図は本発明の他の実施例である半導体集積回路装置
の要部断面図、第９図は第８図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第１θ図は第８図に示した信号配線層お
よび電源系配線層の電極パッドと半導体チップの電極パ
ッドとの接続状態を示す部分平面図である。
の要部断面図、第９図は第８図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第１θ図は第８図に示した信号配線層お
よび電源系配線層の電極パッドと半導体チップの電極パ
ッドとの接続状態を示す部分平面図である。
前記実施例１においては、ＧＮＤ配線層１３ａ〜１３ｄ
をスルーホール１６ａによって電気的に接続した場合に
ついて説明した。
をスルーホール１６ａによって電気的に接続した場合に
ついて説明した。
しかし、スルーホール１６ａを、パッケージ基板３の中
央側、すなわち、半導体チップ８側に設けるのは、困難
な場合がある。このため、ポンディングパッド１７ａか
らスルーホール１６ａに到るまでの間隔が大きくなる。
央側、すなわち、半導体チップ８側に設けるのは、困難
な場合がある。このため、ポンディングパッド１７ａか
らスルーホール１６ａに到るまでの間隔が大きくなる。
すると、前記実施例１の場合は、例えば半導体チップ８
からのリターン電流が、最上層のＧＮＤ配線層１３ａを
介し、さらにスルーホール１６ａを通じてＧＮＤ配線層
１３ｂに流れるようになっているので、信号配線層１５
とＧＮＤ配線層１３ｂとの間に相互インダクタンスが形
成されない領域が多くなり、実効インダクタンスの低減
作用が生じない領域が増えることになる。なお、Ｖ ｃ
ｃ配線層１４ｂにおいても同様のことが言えるが、以降
においては、説明を簡単にするため、ＧＮＤ配線層１３
ｂに限定して説明を進める。
からのリターン電流が、最上層のＧＮＤ配線層１３ａを
介し、さらにスルーホール１６ａを通じてＧＮＤ配線層
１３ｂに流れるようになっているので、信号配線層１５
とＧＮＤ配線層１３ｂとの間に相互インダクタンスが形
成されない領域が多くなり、実効インダクタンスの低減
作用が生じない領域が増えることになる。なお、Ｖ ｃ
ｃ配線層１４ｂにおいても同様のことが言えるが、以降
においては、説明を簡単にするため、ＧＮＤ配線層１３
ｂに限定して説明を進める。
そこで、本実施例２においては、ＧＮＤ配線層ｔＳａの
ポンディングパッド１７ａと、ＧＮＤ配線層１３ｂのポ
ンディングパッド１７ｄとがボンディングワイヤ（層間
ボンディングワイヤ）９ａによって直接電気的に接続さ
れている。
ポンディングパッド１７ａと、ＧＮＤ配線層１３ｂのポ
ンディングパッド１７ｄとがボンディングワイヤ（層間
ボンディングワイヤ）９ａによって直接電気的に接続さ
れている。
ポンディングパッド１７ｄを第９図に示す。なお、第９
図には図面を見易くするためボンディングワイヤ９は図
示していない。
図には図面を見易くするためボンディングワイヤ９は図
示していない。
第９図に示すように、ＧＮＤ配線層１３ｂは、絶縁層３
ｄの側壁に形成された導体１８ｂを通じてポンディング
パッド１７ｄと電気的に接続されている。ポンディング
パッド１７ｄとポンディングパッド１７ｃとは、同一平
面に交互に配置されている。
ｄの側壁に形成された導体１８ｂを通じてポンディング
パッド１７ｄと電気的に接続されている。ポンディング
パッド１７ｄとポンディングパッド１７ｃとは、同一平
面に交互に配置されている。
ＧＮＤ配線層１３ａのポンディングパッド１７ａと、Ｇ
ＮＤ配線層１３ｂのポンディングパッド１７ｄとの接続
状態を第１０図に示す。
ＮＤ配線層１３ｂのポンディングパッド１７ｄとの接続
状態を第１０図に示す。
本実施例２においては、ＧＮＤ配線層１３ａの所定のポ
ンディングパッド１７ａと、ＧＮＤ配線層１３ｂの所定
のポンディングパッド１７ｄとか、例えば２本のボンデ
ィングワイヤ９ａ、９ａによって直接電気的に接続され
ている。すなわち、前記実施例１のように、半導体チッ
プ８からのリターン電流をＧＮＤ配線層１３ａおよびス
ルーホール１６ａを介すことなく、直接ＧＮＤ配線層１
３ｂのポンディングパッド１７ｂから流すことができる
ようになっている。したがって、信号配線層１５を流れ
る電流と、ＧＮＤ配線層１３ｂを流れるリターン電流と
が相対する領域が増加するので、それら配線層１３ｂ、
１５の相互インダクタンス形−成領域が増加するように
なっている。
ンディングパッド１７ａと、ＧＮＤ配線層１３ｂの所定
のポンディングパッド１７ｄとか、例えば２本のボンデ
ィングワイヤ９ａ、９ａによって直接電気的に接続され
ている。すなわち、前記実施例１のように、半導体チッ
プ８からのリターン電流をＧＮＤ配線層１３ａおよびス
ルーホール１６ａを介すことなく、直接ＧＮＤ配線層１
３ｂのポンディングパッド１７ｂから流すことができる
ようになっている。したがって、信号配線層１５を流れ
る電流と、ＧＮＤ配線層１３ｂを流れるリターン電流と
が相対する領域が増加するので、それら配線層１３ｂ、
１５の相互インダクタンス形−成領域が増加するように
なっている。
なお、ポンディングパッド１７ａ、１７ｄ間を複数のボ
ンディングワイヤ９によって接続したことにより、ボン
ディングワイヤ９に上記スルーホールの場合と同等の作
用が生じ、ボンディングワイヤ９のインダクタンスが低
減されるようにもなっている。
ンディングワイヤ９によって接続したことにより、ボン
ディングワイヤ９に上記スルーホールの場合と同等の作
用が生じ、ボンディングワイヤ９のインダクタンスが低
減されるようにもなっている。
このように本実施例２によれば、ＧＮＤ配線層１３ａの
所定のポンディングパッド１７ａと、ＧＮＤ配線層１３
ｂの所定のポンディングパッド１７ｄとをボンディング
ワイヤ９によって接続したことにより、ＧＮＤ配線層１
３ｂと、信号配線層１５との相互インダクタンス形成領
域が増加するので、前記第一の実施例の場合よりも電源
系配線層のインダクタンスを低減することが可能となる
。
所定のポンディングパッド１７ａと、ＧＮＤ配線層１３
ｂの所定のポンディングパッド１７ｄとをボンディング
ワイヤ９によって接続したことにより、ＧＮＤ配線層１
３ｂと、信号配線層１５との相互インダクタンス形成領
域が増加するので、前記第一の実施例の場合よりも電源
系配線層のインダクタンスを低減することが可能となる
。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
例えば前記実施例１．２においては、信号配線層の直上
下層にそれぞれＧＮＤ配線層、ＶＣＣ配線層を配置した
場合について説明したが、これに限定されるものではな
く変更可能である。例えばＶｃｅ側のノイズマージンは
充分であるが、ＧＮＤ側のノイズマージンが不充分とい
う場合には、ＧＮＤ配線層のみを信号配線層の直上下層
の少なくともどちらか一方の層に配置すれば良い。
下層にそれぞれＧＮＤ配線層、ＶＣＣ配線層を配置した
場合について説明したが、これに限定されるものではな
く変更可能である。例えばＶｃｅ側のノイズマージンは
充分であるが、ＧＮＤ側のノイズマージンが不充分とい
う場合には、ＧＮＤ配線層のみを信号配線層の直上下層
の少なくともどちらか一方の層に配置すれば良い。
また、前記実施例２においては、ＧＮＤ配線層を電気的
に接続するためのスルーホールを設けない場合について
説明したが、これに限定されるものではなく、前記実施
例２の構造のパッケージ基板に各ＧＮＤ配線層間を接続
するためのスルーホールを設けても良い。この場合、ビ
ン方向の電流バスが増えるので、ビン方向のインダクタ
ンスを低減することが可能となる。
に接続するためのスルーホールを設けない場合について
説明したが、これに限定されるものではなく、前記実施
例２の構造のパッケージ基板に各ＧＮＤ配線層間を接続
するためのスルーホールを設けても良い。この場合、ビ
ン方向の電流バスが増えるので、ビン方向のインダクタ
ンスを低減することが可能となる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えば高速動作を行うバイポー
ラ形素子によって構成された半導体集積回路装置やバイ
ポーラ−ＣＭＯ８混在形構造の半導体集積回路装置ある
いはＤＲＡ Ｍ （Ｄｙｎａｍｉｃ ＲＡＭ）やＳ Ｒ
ＡＭ （Ｓｔａｔｉｃ ＲＡＭ）等のような半導体メモ
リ等の他の半導体集積回路装置に適用することも可能で
ある。
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えば高速動作を行うバイポー
ラ形素子によって構成された半導体集積回路装置やバイ
ポーラ−ＣＭＯ８混在形構造の半導体集積回路装置ある
いはＤＲＡ Ｍ （Ｄｙｎａｍｉｃ ＲＡＭ）やＳ Ｒ
ＡＭ （Ｓｔａｔｉｃ ＲＡＭ）等のような半導体メモ
リ等の他の半導体集積回路装置に適用することも可能で
ある。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）、すなわち、請求項１記載の発明によれば、リー
ドピン方向の電流パスが増加し、実効上、インダクタン
スが並列接続されたことと等価となるため、リードピン
方向の合成インダクタンスを低減することが可能となる
。
ドピン方向の電流パスが増加し、実効上、インダクタン
スが並列接続されたことと等価となるため、リードピン
方向の合成インダクタンスを低減することが可能となる
。
また、パッケージ基板において、プリント配線基板の近
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。
さらに、電源系配線層の層数が増えるので、電源系配線
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。
これらの結果、パッケージのインダクタンスを低減する
ことが可能となり、例えばインダクタンスに起因する信
号同時切換ノイズ等を防止することが可能となる。
ことが可能となり、例えばインダクタンスに起因する信
号同時切換ノイズ等を防止することが可能となる。
しかも、例えば第二電源系配線層としてのＧＮＤ配線層
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層またはＶＣＣ配線層
で発生した高周波ノイズを相対する電源系配線層に逃が
すことが可能となる。
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層またはＶＣＣ配線層
で発生した高周波ノイズを相対する電源系配線層に逃が
すことが可能となる。
以上の結果、半導体集積回路装置の動作信頼性を向上さ
せることが可能となる。 ・（２）、請求項２記載
の発明によれば、例えば信号配線層を第三電源系配線層
としてのＧＮＤ配線層と電源電圧配線層との間に設ける
ことにより、信号配線層とＧＮＤ配線層および電源電圧
配線層とで形成される相互インダクタンスが負の方向に
増加するので、電源系配線層の実効インダクタンスを低
減することができ、インダクタンスに起因する信号同時
切換ノイズ等のようなノイズを防止することが可能とな
る。
せることが可能となる。 ・（２）、請求項２記載
の発明によれば、例えば信号配線層を第三電源系配線層
としてのＧＮＤ配線層と電源電圧配線層との間に設ける
ことにより、信号配線層とＧＮＤ配線層および電源電圧
配線層とで形成される相互インダクタンスが負の方向に
増加するので、電源系配線層の実効インダクタンスを低
減することができ、インダクタンスに起因する信号同時
切換ノイズ等のようなノイズを防止することが可能とな
る。
また、ＧＮＤ配線層および電源電圧配線！を信号配線層
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線層および信号配線層と電源電圧配線層との間に
多くの電気力線が形成され、同一信号配線層１５内にお
ける隣接信号配線間の電気力線の数、すなわち、信号配
線層内における隣接信号配線間の配線容量を低減するこ
とができるので、その配線容量に起因する隣接信号配線
相互間の誘導ノイズを低減することが可能となる。
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線層および信号配線層と電源電圧配線層との間に
多くの電気力線が形成され、同一信号配線層１５内にお
ける隣接信号配線間の電気力線の数、すなわち、信号配
線層内における隣接信号配線間の配線容量を低減するこ
とができるので、その配線容量に起因する隣接信号配線
相互間の誘導ノイズを低減することが可能となる。
これらの結果、半導体集積回路装置の動作信頼性を向上
させることが可能となる。
させることが可能となる。
（３）、請求項３記載の発明によれば、第一電源系配線
層の電極パッドと、第三電源系配線層の所定の電極パッ
ドとを層間ボンディングワイヤによって電気的に接続す
ることにより、信号配線層と第三電源系配線層との相互
インダクタンス形成領域を増加させることができるので
、を源系配線層の実効インダクタンスをさらに低減する
ことが可能となる。
層の電極パッドと、第三電源系配線層の所定の電極パッ
ドとを層間ボンディングワイヤによって電気的に接続す
ることにより、信号配線層と第三電源系配線層との相互
インダクタンス形成領域を増加させることができるので
、を源系配線層の実効インダクタンスをさらに低減する
ことが可能となる。
この結果、半導体集積回路装置の動作信頼性をさらに向
上させることが可能となる。
上させることが可能となる。
第１図は本発明の一実施例である半導体集積回路装置の
要部断面図、 第２図は第１図に示した半導体集積回路装置の全体断面
図、 第３図はリードピンおよびスルーホールの平面配置を示
す部分平面図、 第４図は信号配線層−ＧＮＤ配線層間の距離と実効イン
ダクタンスとの関係を示すグラフ図、第５図は第１図に
示した半導体集積回路装置の信号配線層および電源系配
線層の電極パッドを示す部分斜視図、 第６図は第５図に示した信号配線層および電源系配線層
の電極パッドと半導体チップの電極パッドとの接続状態
を示す部分平面図、 第７図は本発明の他の実施例である信号配Ｊｌ１層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第８図は本発明の他
の実施例である半導体集積回路装置の要部断面図、 第９図は第８図に示した半導体集積回路装置の信号配線
層および電源系配線層の電極パッドを示す部分斜視図、 第１Ｏ図は第８図に示した信号配線層および電源系配線
層の電極パッドと半導体チップの電極パッドとの接続状
態を示す部分平面図、 第１１図は従来のプラスチックＰＧＡ形パッケージを育
する半導体集積回路装置の部分断面図である。 ｌ、５０・・・パッケージ本体、２．５１・・・熱拡散
板、３，５４・・・パッケージ基板、３ａ〜３ｈ、５４
ａ〜５４ｃ・・・絶縁層、４．５９・・・リードピン、
５・・・キャップ、６．５２・・・放熱フィン、７ａ、
７ｂ・・・接着剤層、８．５３・・・半導体チップ、９
．５８・・・ボンディングワイヤ、９ａ・・・ボンディ
ングワイヤ（層間ボンディングワイヤ）、！０・・・プ
リント配線基板、１１・・・プリント配線基板のスルー
ホール、１２・・・配線層、１３・・・ＧＮＤ配線層、
１３ａ・・・ＧＮＤ配線層（第１電源系配線層）、１３
ｂ・・・ＧＮＤ配線層（第三電源系配線層）１３ｃ、１
３ｄ・・・ＧＮＤ配線層（第二電源系配線層）、１４・
・・ＶＣＣ配線層、１４ａ・・・ｖｃｃ配線層（第一電
源系配線層）、１４ｂ・・・ＶｅＣ配線層（第三電源系
配線層）、１４ｃ・・・ＶＣＣ配線層（第二電源系配線
層）、１５．５７一−−信号配線層、１６．１６ａ、１
６ｂ・・・スルーホール、１７ａ〜１７ｄ・・・ポンデ
ィングパッド（を極パッド）、１８ａ１８ｂ・・・導体
、１９・・・ポンディングパッド（電極パッド’）、Ａ
−Ｃ・・・間隔、５１ａ・・・凸部、５５・・・ＧＮＤ
配線層、５６・・・電源電圧配線層。 代理人 弁理士 筒 井 大 和 第４図 信号線−グランド層間距離（線長２４ｍｍの場合）第７
図 第１０図
要部断面図、 第２図は第１図に示した半導体集積回路装置の全体断面
図、 第３図はリードピンおよびスルーホールの平面配置を示
す部分平面図、 第４図は信号配線層−ＧＮＤ配線層間の距離と実効イン
ダクタンスとの関係を示すグラフ図、第５図は第１図に
示した半導体集積回路装置の信号配線層および電源系配
線層の電極パッドを示す部分斜視図、 第６図は第５図に示した信号配線層および電源系配線層
の電極パッドと半導体チップの電極パッドとの接続状態
を示す部分平面図、 第７図は本発明の他の実施例である信号配Ｊｌ１層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第８図は本発明の他
の実施例である半導体集積回路装置の要部断面図、 第９図は第８図に示した半導体集積回路装置の信号配線
層および電源系配線層の電極パッドを示す部分斜視図、 第１Ｏ図は第８図に示した信号配線層および電源系配線
層の電極パッドと半導体チップの電極パッドとの接続状
態を示す部分平面図、 第１１図は従来のプラスチックＰＧＡ形パッケージを育
する半導体集積回路装置の部分断面図である。 ｌ、５０・・・パッケージ本体、２．５１・・・熱拡散
板、３，５４・・・パッケージ基板、３ａ〜３ｈ、５４
ａ〜５４ｃ・・・絶縁層、４．５９・・・リードピン、
５・・・キャップ、６．５２・・・放熱フィン、７ａ、
７ｂ・・・接着剤層、８．５３・・・半導体チップ、９
．５８・・・ボンディングワイヤ、９ａ・・・ボンディ
ングワイヤ（層間ボンディングワイヤ）、！０・・・プ
リント配線基板、１１・・・プリント配線基板のスルー
ホール、１２・・・配線層、１３・・・ＧＮＤ配線層、
１３ａ・・・ＧＮＤ配線層（第１電源系配線層）、１３
ｂ・・・ＧＮＤ配線層（第三電源系配線層）１３ｃ、１
３ｄ・・・ＧＮＤ配線層（第二電源系配線層）、１４・
・・ＶＣＣ配線層、１４ａ・・・ｖｃｃ配線層（第一電
源系配線層）、１４ｂ・・・ＶｅＣ配線層（第三電源系
配線層）、１４ｃ・・・ＶＣＣ配線層（第二電源系配線
層）、１５．５７一−−信号配線層、１６．１６ａ、１
６ｂ・・・スルーホール、１７ａ〜１７ｄ・・・ポンデ
ィングパッド（を極パッド）、１８ａ１８ｂ・・・導体
、１９・・・ポンディングパッド（電極パッド’）、Ａ
−Ｃ・・・間隔、５１ａ・・・凸部、５５・・・ＧＮＤ
配線層、５６・・・電源電圧配線層。 代理人 弁理士 筒 井 大 和 第４図 信号線−グランド層間距離（線長２４ｍｍの場合）第７
図 第１０図
Claims (1)
- 【特許請求の範囲】 １、半導体チップが封止されたピングリッドアレイ形の
パッケージ本体を構成するプラスチックパッケージ基板
に信号配線層と第一電源系配線層とを備える半導体集積
回路装置であって、前記プラスチックパッケージ基板に
おいて前記パッケージ本体が実装される配線基板の近接
側に第二電源系配線層を設けるとともに、前記第一電源
系配線層と前記第二電源系配線層とをスルーホールによ
って電気的に接続したことを特徴とする半導体集積回路
装置。 ２、半導体チップが封止されたピングリッドアレイ形の
パッケージ本体を構成するプラスチックパッケージ基板
に信号配線層と第一電源系配線層とを備える半導体集積
回路装置であって、前記信号配線層の直上下層の少なく
とも一方の層に第三電源系配線層を設けたことを特徴と
する半導体集積回路装置。 ３、請求項２記載の第一電源系配線層の所定の電極パッ
ドと、第三電源系配線層の所定の電極パッドとを一また
は二本以上の層間ボンディングワイヤによって電気的に
接続したことを特徴とする半導体集積回路装置。 ４、請求項２記載の第一電源系配線層と、第三電源系配
線層とをスルーホールによって電気的に接続したことを
特徴とする半導体集積回路装置。 ５、請求項２記載のプラスチックパッケージ基板におい
て前記パッケージ本体が実装される配線基板の近接側に
第二電源系配線層を設けるとともに、前記第一電源系配
線層、第二電源系配線層および第三電源系配線層をスル
ーホールによって電気的に接続したことを特徴とする半
導体集積回路装置。 ６、前記半導体チップの所定の電極パッドと、プラスチ
ックパッケージ基板における第一電源系配線層の所定の
電極パッドとを複数のボンディングワイヤによって電気
的に接続したことを特徴とする請求項５記載の半導体集
積回路装置。 ７、前記半導体チップの電極パッドと、前記パッケージ
本体の電極パッドとを接続する全ボンディングワイヤの
数を全リードピンの数以上としたことを特徴とする請求
項２、３、４、５または６記載の半導体集積回路装置。 ８、前記信号配線層と前記第三電源系配線層との間隔を
０．２ｍｍ以下としたことを特徴とする請求項２、３、
４、５、６または７記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315151A JPH04184962A (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315151A JPH04184962A (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184962A true JPH04184962A (ja) | 1992-07-01 |
Family
ID=18062031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315151A Pending JPH04184962A (ja) | 1990-11-20 | 1990-11-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184962A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2739496A1 (fr) * | 1995-10-03 | 1997-04-04 | Dassault Electronique | Circuit hyperfrequence multicouches a elements actifs integres |
| US5625225A (en) * | 1993-12-22 | 1997-04-29 | Vlsi Technology, Inc. | Multi-layered, integrated circuit package having reduced parasitic noise characteristics |
| EP0795907A1 (fr) * | 1996-03-14 | 1997-09-17 | Dassault Electronique | Circuit hyperfréquence multicouches à éléments actifs intégrés |
| EP0849793A3 (en) * | 1996-12-18 | 2000-05-10 | Texas Instruments Incorporated | Improvements in or relating to integrated circuit device packages |
-
1990
- 1990-11-20 JP JP2315151A patent/JPH04184962A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625225A (en) * | 1993-12-22 | 1997-04-29 | Vlsi Technology, Inc. | Multi-layered, integrated circuit package having reduced parasitic noise characteristics |
| US5641988A (en) * | 1993-12-22 | 1997-06-24 | Vlsi Technology, Inc. | Multi-layered, integrated circuit package having reduced parasitic noise characteristics |
| FR2739496A1 (fr) * | 1995-10-03 | 1997-04-04 | Dassault Electronique | Circuit hyperfrequence multicouches a elements actifs integres |
| EP0795907A1 (fr) * | 1996-03-14 | 1997-09-17 | Dassault Electronique | Circuit hyperfréquence multicouches à éléments actifs intégrés |
| EP0849793A3 (en) * | 1996-12-18 | 2000-05-10 | Texas Instruments Incorporated | Improvements in or relating to integrated circuit device packages |
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