JPH04184962A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

Info

Publication number
JPH04184962A
JPH04184962A JP2315151A JP31515190A JPH04184962A JP H04184962 A JPH04184962 A JP H04184962A JP 2315151 A JP2315151 A JP 2315151A JP 31515190 A JP31515190 A JP 31515190A JP H04184962 A JPH04184962 A JP H04184962A
Authority
JP
Japan
Prior art keywords
wiring layer
power supply
integrated circuit
supply system
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2315151A
Other languages
Japanese (ja)
Inventor
Takashi Miwa
孝志 三輪
Masayuki Shirai
優之 白井
Kanji Otsuka
寛治 大塚
Toshihiro Matsunaga
俊博 松永
Toshihiro Tsuboi
敏宏 坪井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP2315151A priority Critical patent/JPH04184962A/en
Publication of JPH04184962A publication Critical patent/JPH04184962A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

PURPOSE:To reduce the inductance of a package by a method wherein the second power supply system wiring layers are provided on the side close to the wiring substrate of a device provided with signal wiring layers and the first power supply system wiring layers. CONSTITUTION:GND wiring layers 13a-13d are connected to GND pins 4 while Vcc wiring layers 14a-14c are connected to the Vcc lead pins 4. Next, the GND wiring layers 13a-13d are connected by a through hole 16a. Besides, the Vcc wiring layers 14a-14c are connected by another through hole 16b. In such a constitution, the inductance is brought into equivalent state to the parallel connected state by the layers 13c, 13d, 14c arranged on the side close to a printed wiring substrate 10 as well as into the equivalent state of the layers 13a, 14a arranged close to the wiring substrate 10 so that the inductance in the lead pin direction may be reduced thereby abating the noise.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置技術に関し、特に、プラ
スチックパッケージ基板を用いたピングリッドアレイ（
以下、ＰＧＡという）形のパッケージ本体を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor integrated circuit device technology, and in particular to a pin grid array using a plastic package substrate.
The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device having a package body in the form of a PGA (hereinafter referred to as PGA).

〔従来の技術〕[Conventional technology]

近年、半導体集積回路装置においては、素子の高集積化
や製品のカスタム・セミカスタム化に伴い、入出力ビン
の数が著しく増加しつつある。しかし、例えばプラスチ
ックモールド形のＤＩＰ　（Ｄｕａｌ　１ｎ−１ｉｎｅ
　Ｐａｃｋａｇｅ）では、６４ピン程度が多ビン化の技
術的限界とされている。このため、入出力ビンの増加に
対応できるセラミックのパッケージ基板やチップキャリ
ヤが急速に使用され始めた。しかし、セラミックのパッ
ケージ基板では、半導体チップのコスト。よりもパッケ
ージコストの方が高価になることがある。In recent years, in semiconductor integrated circuit devices, the number of input/output bins has been increasing significantly as elements become highly integrated and products become custom or semi-custom. However, for example, plastic mold type DIP (Dual 1n-1ine
Package), the technical limit for increasing the number of bins is about 64 pins. For this reason, ceramic package substrates and chip carriers that can accommodate an increase in the number of input/output bins have rapidly begun to be used. However, ceramic package substrates reduce the cost of semiconductor chips. The packaging cost may be more expensive than the

そこで、セラミックよりも安価なプラスチック配線基板
をパッケージ基板として使用する半導体集積回路装置が
注目されている。プラスチックのパッケージ基板を用い
た場合、ビン密度がセラミックと同一であっても半導体
集積回路装置のコストを低減できる上、信号配線パター
ンを微細化でき、かつパッケージの設計変更や仕様の追
加に柔軟に対応できる特徴がある。Therefore, semiconductor integrated circuit devices that use plastic wiring boards, which are cheaper than ceramic wiring boards, as package substrates are attracting attention. When using a plastic package substrate, the cost of semiconductor integrated circuit devices can be reduced even if the bin density is the same as that of ceramic, the signal wiring pattern can be made finer, and the package design can be changed and specifications can be added more flexibly. There are characteristics that can be used.

以上のような観点から、近年は、プラスチックパッケー
ジ基板を用いたＰＧＡ形のパッケージが実用化されてい
る。フェースダウン構造のプラスチックＰＧＡ形パッケ
ージを有する半導体集積回路装置を第１１図に示す。From the above viewpoint, in recent years, PGA type packages using plastic package substrates have been put into practical use. FIG. 11 shows a semiconductor integrated circuit device having a plastic PGA type package with a face-down structure.

パッケージ本体５０を構成する熱拡散板５１は、所定の
金属からなり、その上面には、放熱フィン５２が接合さ
れている。また、熱拡散板５１の凸部５１ａ下面には、
半導体チップ５３が主面を下方に向けた状態で接合され
ている。さらに、熱拡散板５１の下面において、半導体
チップ５３の周囲には、パッケージ基板５４が接合され
ている。The heat diffusion plate 51 constituting the package body 50 is made of a predetermined metal, and a heat dissipation fin 52 is bonded to the upper surface thereof. Further, on the lower surface of the convex portion 51a of the heat diffusion plate 51,
The semiconductor chips 53 are bonded with their main surfaces facing downward. Furthermore, a package substrate 54 is bonded around the semiconductor chip 53 on the lower surface of the heat diffusion plate 51 .

パッケージ基板５４は、エポキシ樹脂等のプラスチック
材料からなる複数の絶縁層５４ａ〜５４Ｃが積層されて
なり、各絶縁層５４ａ〜５４ｃの層厚は、例えば０．４
〜ｌ■園程度である。The package substrate 54 is formed by laminating a plurality of insulating layers 54a to 54C made of a plastic material such as epoxy resin, and the thickness of each insulating layer 54a to 54c is, for example, 0.4.
It is about the size of a ~l■garden.

また、パッケージ基板５４には、例えば最上層から順に
、ＧＮＤ配線層５５、電源電圧配線層５６、信号配線層
５７が形成されている。各配線層５５〜５７は、ボンデ
ィングワイヤ５８を通じて半導体チップ５３に電気的に
接続されている。また、各配線層５５〜５７は、リード
ピン５９に電気的に接続されている。Further, on the package substrate 54, for example, a GND wiring layer 55, a power supply voltage wiring layer 56, and a signal wiring layer 57 are formed in order from the top layer. Each wiring layer 55 to 57 is electrically connected to the semiconductor chip 53 through a bonding wire 58. Further, each wiring layer 55 to 57 is electrically connected to a lead pin 59.

リードピン５９は、第１１図において、パッケージ基板
５４の下面から下方に延在し、プリント配線基板（図示
せず）のスルーホール内に挿入され、プリント配線基板
内の配線層と電気的に接続されるようになっている。In FIG. 11, the lead pins 59 extend downward from the bottom surface of the package board 54, are inserted into through holes of a printed wiring board (not shown), and are electrically connected to wiring layers within the printed wiring board. It has become so.

なお、プラスチックパッケージ基板を用いた半導体集積
回路装置については、例えば日経マグロウヒル社、１９
８４年６月１１日発行、ｒマイクロデバイス、日経エレ
クトロニクス別冊　ｎｏ。Regarding semiconductor integrated circuit devices using plastic package substrates, for example, see Nikkei McGraw-Hill, 19
Published June 11, 1984, r Micro Devices, Nikkei Electronics Special Issue No.

２ＪＰ１６０〜Ｐ１６８に記載があり、パッケージ基板
の材料特性や製造方法、並びにプラスチックＰＧＡ形の
半導体集積回路装置の放熱構造について説明されている
。2JP160 to P168, the material characteristics and manufacturing method of the package substrate, as well as the heat dissipation structure of a plastic PGA type semiconductor integrated circuit device are explained.

〔発明が解決しようとする課題〕 ところが、上記従来の技術においては、以下の問題があ
ることを本発明者は見出した。[Problems to be Solved by the Invention] However, the present inventors have found that the above-mentioned conventional technology has the following problems.

すなわち、ビン数の増加や動作速度の高速化に伴い、パ
ッケージのインダクタンスに起因してノイズが発生し易
くなり、半導体集積回路装置の動作信頼性が著しく低下
する問題があった。That is, as the number of bins increases and the operating speed increases, noise is more likely to be generated due to the inductance of the package, resulting in a problem that the operational reliability of the semiconductor integrated circuit device is significantly reduced.

例えば複数の信号ピンを同時に切り換えると、ＧＮＤ配
線層や電源電圧配線層にまとめて電流か流れる。その時
、ＧＮＤ配線層や電源電圧配線層のインダクタンスが大
きいとその分だけそれら配線層の電位が変動してしまう
。このため、その電位変動に起因して本来動作すべきで
ない信号線が誤動作してしまう。For example, when a plurality of signal pins are switched at the same time, current flows all at once in the GND wiring layer and the power supply voltage wiring layer. At this time, if the inductance of the GND wiring layer or the power supply voltage wiring layer is large, the potential of those wiring layers will vary by that amount. Therefore, a signal line that should not normally operate malfunctions due to the potential fluctuation.

特に、フェースダウン構造の場合、パッケージ基板内の
配線層とプリント配線基板内の配線層との間の配線長が
長くなる結果、インダクタンスが増加するので、ノイズ
対策上不利な構造となっている。In particular, in the case of a face-down structure, the length of the wiring between the wiring layer in the package board and the wiring layer in the printed wiring board increases, resulting in an increase in inductance, which is disadvantageous in terms of noise countermeasures.

本発明は上記課題に着目してなされたものであり、その
目的は、半導体集積回路装置を構−するパッケージのイ
ンダクタンスを低減することのできる技術を提供するこ
とにある。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a technique that can reduce the inductance of a package that constitutes a semiconductor integrated circuit device.

本発明の他の目的は、半導体集積回路装置の動作信頼性
を向上させることのできる技術を提供することにある。Another object of the present invention is to provide a technique that can improve the operational reliability of a semiconductor integrated circuit device.

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、請求項１記載の発明は、半導体チップが封止
されたピングリッドアレイ形のパッケージ本体を構成す
るプラスチックパッケージ基板に信号配線層と第一電源
系配線層とを備える半導体集積回路装置であって、前記
プラスチックパッケージ基板において前記パッケージ本
体が実装される配線基板の近接側に第二電源系配線層を
設けるとともに、前記第一電源系配線層と前記第二電源
系配線層とをスルーホールによって電気的に接続した半
導体集積回路装置構造とするものである。That is, the invention according to claim 1 is a semiconductor integrated circuit device comprising a signal wiring layer and a first power supply system wiring layer on a plastic package substrate constituting a pin grid array type package body in which a semiconductor chip is sealed. A second power supply system wiring layer is provided on the plastic package substrate near the wiring board on which the package body is mounted, and the first power supply system wiring layer and the second power supply system wiring layer are connected by a through hole. This is an electrically connected semiconductor integrated circuit device structure.

請求項２記載の発明は、半導体チップが封止されたピン
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けた半導体集積回路装置構造とするものである。The invention according to claim 2 is a semiconductor integrated circuit device comprising a signal wiring layer and a first power supply system wiring layer on a plastic package substrate constituting a pin grid array type package body in which a semiconductor chip is sealed, A semiconductor integrated circuit device structure is provided in which a third power supply wiring layer is provided in at least one layer immediately above and below the signal wiring layer.

請求項３記載の発明は、半導体チップが封止されたピン
グリッドアレイ形のパッケージ本体を構成するプラスチ
ックパッケージ基板に信号配線層と第一電源系配線層と
を備える半導体集積回路装置であって、前記信号配線層
の直上下層の少なくとも一方の層に第三電源系配線層を
設けるとともに、前記第一電源系配線層の所定の電極パ
ッドと、前記第三電源系配線層の所定の電極パッドとを
一または二本以上の層間ボンディングワイヤによって電
気的に接続した半導体集積回路装置構造とするものであ
る。The invention according to claim 3 is a semiconductor integrated circuit device comprising a signal wiring layer and a first power supply system wiring layer on a plastic package substrate constituting a pin grid array type package body in which a semiconductor chip is sealed, A third power supply system wiring layer is provided in at least one layer immediately above and below the signal wiring layer, and a predetermined electrode pad of the first power supply system wiring layer and a predetermined electrode pad of the third power supply system wiring layer are provided. The semiconductor integrated circuit device structure is such that the two are electrically connected by one or more interlayer bonding wires.

〔作用〕[Effect]

上記した請求項１記載の発明によれば、スルーホールに
より、リードピン方向の電流パスが増加し、実効上、イ
ンダクタンスが並列接続されたことと等価となるため、
リードピン方向の合成インダクタンスを低減することが
可能となる。According to the invention described in claim 1, the through hole increases the current path in the direction of the lead pin, which is effectively equivalent to connecting inductances in parallel.
It becomes possible to reduce the composite inductance in the lead pin direction.

また、パッケージ基板において、プリント配線基板の近
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。In addition, by providing the second power supply system wiring layer on the side near the printed wiring board in the package board, the first power supply system wiring layer, which is located farthest from the printed wiring board, can be connected to the printed wiring board. This is equivalent to a state in which they are placed close to each other, and it is equivalent to shortening the wiring length between the first power supply system wiring layer and the wiring layer of the printed wiring board, so it is possible to reduce the inductance of the lead pins. Become.

さらに、電源系配線層の層数が増えるので、電源系配線
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。Furthermore, since the number of power supply wiring layers increases, the same effect as in the case of through holes occurs in the power supply wiring layer, making it possible to reduce the combined inductance in the direction of the power supply wiring layer.

しかも、例えば第二電源系配線層としてのＧＮＤ配線層
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層または電源電圧配線
層で発生した高周波ノイズを相対する電源系配線層に逃
がすことが可能となる。Moreover, for example, by arranging the GND wiring layer as the second power supply system wiring layer and the power supply voltage wiring layer alternately and close to each other, both power supply system wiring layers function as one bypass capacitor, so that the GND wiring It becomes possible to release high frequency noise generated in the layer or power supply voltage wiring layer to the opposing power supply system wiring layer.

上記した請求項２記載の発明によれば、例えば信号配線
層を第三電源系配線層としてのＧＮＤ配線層と電源電圧
配線層との間に設けることにより、信号配線層とＧＮＤ
配線層および電源電圧配線層とで形成される相互インダ
クタンスＭが負の方向に増加するので、自己インダクタ
ンスをり、とすると、ＧＮＤ配線層および電源電圧配線
層の実効インダクタンスＬ　＠　ｌ　ｌは、Ｌ、、、＝
Ｌ、　−Ｍと表すことができる。According to the invention described in claim 2, for example, by providing the signal wiring layer between the GND wiring layer as the third power supply system wiring layer and the power supply voltage wiring layer, the signal wiring layer and the GND
Since the mutual inductance M formed by the wiring layer and the power voltage wiring layer increases in the negative direction, if the self inductance is , then the effective inductance L of the GND wiring layer and the power voltage wiring layer is L ,,,=
It can be expressed as L, -M.

また、ＧＮＤ配線層および電源電圧配線層を信号配線層
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線、層および信号配線層と電源電圧配線層との間
に多くの電気力線が形成され、同一信号配線層内におけ
る隣接信号配線間の電気力線の数、すなわち、信号配線
層内における隣接信号配線間の配線容量を低減すること
ができる。In addition, by arranging the GND wiring layer and the power supply voltage wiring layer in close proximity to the signal wiring layer, the signal wiring layer and the GND wiring layer can be
Many lines of electric force are formed between the ND wiring layer and the signal wiring layer and the power supply voltage wiring layer. Wiring capacitance between adjacent signal wirings can be reduced.

上記した請求項３記載の発明によれば、第三電源系配線
層の最も内方の端部で半導体チップと接続されることに
なるので、信号配線層と第三電源系配線層との相互イン
ダクタンス形成領域を増加させることができる。According to the third aspect of the invention, since the third power supply wiring layer is connected to the semiconductor chip at its innermost end, the signal wiring layer and the third power supply wiring layer are connected to each other. The inductance forming area can be increased.

〔実施例１〕 第１図は本発明の一実施例である半導体集積回路装置の
要部断面図、第２図は第１図に示した半導体集積回路装
置の全体断面図、第３図はリードピンおよびスルーホー
ルの平面配置を示す部分平面図、第４図は信号配線層−
ＧＮＤ配線層間の距離と実効インダクタンスとの関係を
示すグラフ図、第５図は第１図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第６図は第５図に示した信号配線層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第７図は信号配線層
および電源系配線層の電極パッドと半導体チップの電極
パッドとの接続状態の変形例を示す部分平面図である。[Embodiment 1] FIG. 1 is a sectional view of a main part of a semiconductor integrated circuit device which is an embodiment of the present invention, FIG. 2 is an overall sectional view of the semiconductor integrated circuit device shown in FIG. 1, and FIG. A partial plan view showing the planar arrangement of lead pins and through holes, FIG. 4 is a signal wiring layer.
5 is a graph showing the relationship between the distance between GND wiring layers and effective inductance; FIG. 5 is a partial perspective view showing the electrode pads of the signal wiring layer and power supply wiring layer of the semiconductor integrated circuit device shown in FIG. 1; FIG. The figure is a partial plan view showing the connection state between the electrode pads of the signal wiring layer and the power supply wiring layer shown in Figure 5 and the electrode pads of the semiconductor chip, and Figure 7 shows the electrode pads of the signal wiring layer and the power supply wiring layer. FIG. 7 is a partial plan view showing a modification of the connection state between the semiconductor chip and the electrode pads of the semiconductor chip.

本実施例１の半導体集積回路装置を第１図、第２図に示
す。The semiconductor integrated circuit device of Example 1 is shown in FIGS. 1 and 2.

第２図に示す本実施例１０半導体集積回路装置は、多ビ
ンＰＧＡ形のパッケージ本体ｌを存する。The semiconductor integrated circuit device according to the tenth embodiment shown in FIG. 2 has a multi-bin PGA type package body l.

パッケージ本体ｌは、熱拡散板２と、ノ（ツケージ基板
３と、リードピン４と、キャップ５とを育している。The package body 1 includes a heat diffusion plate 2, a cage substrate 3, lead pins 4, and a cap 5.

熱拡散板２は、例えば銅（Ｃｕ）からなり、その表面に
は酸化処理が施されている。熱拡散板２の上面には、放
熱フィン６が、例えばシリコーンゴム等からなる接着剤
層７ａによって接合されている。放熱フィン６は、例え
ばアルミニウム（Ａｌ）からなる。The heat diffusion plate 2 is made of copper (Cu), for example, and its surface is oxidized. A radiation fin 6 is bonded to the upper surface of the heat diffusion plate 2 by an adhesive layer 7a made of, for example, silicone rubber. The radiation fins 6 are made of aluminum (Al), for example.

熱拡散板２の下面側中央には、半導体チップ８がその主
面を図の下方に向けた状態で接合されている。すなわち
、本実施例１の半導体集積回路装置は、半導体チップ８
で発生した熱を熱拡散板２を通じて放熱フィン６から放
散する構造になっている。A semiconductor chip 8 is bonded to the center of the lower surface of the heat diffusion plate 2 with its main surface facing downward in the figure. That is, the semiconductor integrated circuit device of the first embodiment has a semiconductor chip 8.
The structure is such that the heat generated is radiated from the radiation fins 6 through the heat diffusion plate 2.

半導体チップ８は、例えば単結晶シリコン（Ｓｉ）から
なり、その主面側には、例えば高速動作を行うＣＭＯＳ
ゲートアレイ等のような半導体集積回路が形成されてい
る。この半導体集積回路は、ボンディングワイヤ９およ
びパッケージ基板３内に設けられた後述する配線層を通
じてリードピン４に電気的に接続されている。The semiconductor chip 8 is made of, for example, single crystal silicon (Si), and has, for example, a CMOS that operates at high speed on its main surface side.
Semiconductor integrated circuits such as gate arrays are formed. This semiconductor integrated circuit is electrically connected to lead pins 4 through bonding wires 9 and a wiring layer provided in package substrate 3 and described later.

リードピン４は、例えばコバールからなり、その表面に
は半田（Ｐ　ｂ　／　Ｓ　ｎ　）コート処理が施されて
いる。また、リードピン４は、プリント配線基板１０の
スルーホール１１内に挿入され、プリント配線基板ｌＯ
の配線層１２と電気的に接続されるようになっている。The lead pin 4 is made of Kovar, for example, and its surface is coated with solder (Pb/Sn). Further, the lead pin 4 is inserted into the through hole 11 of the printed wiring board 10, and the lead pin 4 is inserted into the through hole 11 of the printed wiring board 10.
It is electrically connected to the wiring layer 12 of.

そして、パッケージ本体ｌは、リードピン４をプリント
配線基板１０のスルーホール１１内に挿入した状態でプ
リント配線基板１０上に実装されるようになっている。The package body l is mounted on the printed wiring board 10 with the lead pins 4 inserted into the through holes 11 of the printed wiring board 10.

なお、パッケージ本体１は、洗浄や検査等の観点からプ
リント配線基板ｌＯの主面から離間させた状態で実装さ
れるようになっている。Note that the package main body 1 is mounted in a state separated from the main surface of the printed wiring board IO from the viewpoint of cleaning, inspection, etc.

熱拡散板２の下面側において半導体チップ８の周囲には
、パッケージ基板３が、例えばシリコーンゴム等からな
る接着剤層７ｂによって接合されている。パッケージ基
板３は、第１図に示すように、複数の絶縁層３８〜３ｈ
が積層されて構成されている。絶縁層３ａ〜３ｈは、例
えばビスマレイミドトリアジン（ＢＴ）樹脂等のような
プラスチック材料からなる。A package substrate 3 is bonded around the semiconductor chip 8 on the lower surface side of the heat diffusion plate 2 by an adhesive layer 7b made of, for example, silicone rubber. As shown in FIG. 1, the package substrate 3 includes a plurality of insulating layers 38 to 3h.
are constructed by stacking them. The insulating layers 3a to 3h are made of a plastic material such as bismaleimide triazine (BT) resin.

絶縁層３ａ〜３ｈのうち、絶縁層３ｃ、３ｅ。Among the insulating layers 3a to 3h, the insulating layers 3c and 3e.

３ｇは、例えばそれぞれの絶縁層３ｂ、３ｄ、３ｆ、３
ｈの間にプリプレグ状のＢＴ樹脂を介在させ、所定の圧
力、温度で成形させてなる。3g is, for example, each insulating layer 3b, 3d, 3f, 3
A prepreg-like BT resin is interposed between h and molded at a predetermined pressure and temperature.

絶縁層３ｂ、３ｆ、３ｈの層厚は、例えば０．２ｍｍ程
度である。また、絶縁層３ｃ、３ｄ、３ｇの層厚は、例
えば０．１５　ｍｍ程度である。さらに、絶縁層３ｅの
層厚は、例えば０．１５　ｍｍ以下である。The thickness of the insulating layers 3b, 3f, and 3h is, for example, about 0.2 mm. Further, the layer thickness of the insulating layers 3c, 3d, and 3g is, for example, about 0.15 mm. Further, the thickness of the insulating layer 3e is, for example, 0.15 mm or less.

このように本実施例１においては、絶縁層３ｂ〜３ｈの
厚さが従来よりも薄（なっており、特に、絶縁層３ｄ、
３ｅの層厚は、０．２　ｍｍ以下に規定されている。As described above, in the first embodiment, the thicknesses of the insulating layers 3b to 3h are thinner than the conventional ones, and in particular, the insulating layers 3d,
The layer thickness of 3e is specified to be 0.2 mm or less.

また、パッケージ基板３には、上層から順に、例えばＧ
ＮＤ配線層（第一電源系配線層）１３ａ。In addition, the package substrate 3 includes, for example, G in order from the top layer.
ND wiring layer (first power supply system wiring layer) 13a.

電源電圧（以下、ＶＣＣという）配線層（第一電源系配
線層）１４ａＳＧＮＤ配線層（第三電源系配線層）１３
ｂ、信号配線層１５、Ｖｃｃ配線層（第三電源系配線層
）１４ｂ、ＧＮＤ配線層（第二電源系配線層）ｔ３ｃ、
Ｖｃｃ配線層（第二電源系配線層）１４ｃおよびＧＮＤ
配線層（第二電源系配線層）１３ｄが形成されている。Power supply voltage (hereinafter referred to as VCC) wiring layer (first power system wiring layer) 14aSGND wiring layer (third power system wiring layer) 13
b, signal wiring layer 15, Vcc wiring layer (third power supply system wiring layer) 14b, GND wiring layer (second power supply system wiring layer) t3c,
Vcc wiring layer (second power system wiring layer) 14c and GND
A wiring layer (second power supply system wiring layer) 13d is formed.

各配線層１３　ａ　−１５は、例えばＣｕからなり、そ
の厚さは、例えば１８μｍ程度である。各ＧＮＤ配線層
１３ａ−１３ｄおよびＶ　ｃｃ配線層１４ａ〜１４ｃに
は、へた配線が形成されている。信号配線層１５には、
微細な信号配線パターンが形成されている。Each wiring layer 13a-15 is made of, for example, Cu, and has a thickness of, for example, about 18 μm. Free wiring is formed in each of the GND wiring layers 13a to 13d and the Vcc wiring layers 14a to 14c. In the signal wiring layer 15,
A fine signal wiring pattern is formed.

各ＧＮＤ配線層１３　ａ　〜１３　ｄは、ＧＮＤ用のリ
ードピン４に電気的に接続されている。また、各ＶＣＣ
配線層１４ａ−１４ｃは、ＶＣＣ用のリードピン４に電
気的に接続されている。そして、本実施例１においては
、各ＧＮＤ配線層１３ａ−１３ｄがスルーホール１６ａ
によって電気的に接続されている。また、各ＶＣＣ配線
層１４ａ−１４ｃがスルーホール１６ｂによって電気的
に接続されている。Each GND wiring layer 13a to 13d is electrically connected to a GND lead pin 4. In addition, each VCC
The wiring layers 14a-14c are electrically connected to lead pins 4 for VCC. In the first embodiment, each GND wiring layer 13a-13d has a through hole 16a.
electrically connected by. Further, each VCC wiring layer 14a-14c is electrically connected by a through hole 16b.

スルーホール１６およびリードピン４の平面配置を第３
図に示す。リードピン４は格子上交点および格子枠内の
中心に配置されている。リードピン４．４（７）間隔Ａ
ｌｔ、例えば１００ミル１５４ｍｍ）程度である。また
、格子枠内中心のリードピン４と格子上交点のリードピ
ン４との間隔Ｂは、例えば７０ミル（１，７７８ｍｍ）
−程度である。スルーホール１６は、格子上交点のリー
ドピン４．４の間に配置されている。リードピン４とス
ルーホール１６との間隔Ｃは、例えば５０ミル（１，２
７ｍｍ）程度である。The planar arrangement of the through hole 16 and lead pin 4 is
As shown in the figure. Lead pins 4 are arranged at intersections on the lattice and at the center within the lattice frame. Lead pin 4.4 (7) spacing A
lt, for example, about 100 mils 154 mm). Further, the distance B between the lead pin 4 at the center of the lattice frame and the lead pin 4 at the intersection on the lattice is, for example, 70 mils (1,778 mm).
- It's about. The through holes 16 are arranged between the lead pins 4.4 at intersections on the grid. The distance C between the lead pin 4 and the through hole 16 is, for example, 50 mils (1,2
7mm).

このように本実施例１の半導体集積回路装置は、スルー
ホール１６を設けたことにより、リードピン方向の電流
パスが従来よりも増加し、実効上、インダクタンスが並
列接続された状態と等しくなるので、リードピン方向の
合成インダクタンスを低減することが可能な構造になっ
ている。As described above, in the semiconductor integrated circuit device of the first embodiment, by providing the through hole 16, the current path in the lead pin direction is increased compared to the conventional one, and the inductance is effectively equal to the state where the inductance is connected in parallel. It has a structure that can reduce the composite inductance in the lead pin direction.

また、本実施例１の半導体集積回路装置においては、第
１図に示したように、パッケージ基板３において、プリ
ント配線基板ｌＯの近接側に、ＧＮＤ配線層１３ｃ、１
３ｄおよびＶｃｃ配線層１４Ｃが配置されている。これ
により、プリント配線基板１０から一番離れて配置され
ているＧＮＤ配線層１３ａおよびＶＣＣ配線層１４ａを
、プリント配線基板ｌＯに近接配置した状態と等価とな
っている。また、各絶縁層３ｂ〜３ｈの層厚、すなわち
、各配線層１３．１４の間隔が従来よりも小さくなって
いる。これらにより、ＧＮＤ配線層１３ａおよびＶ　ｃ
ｃ配線層１４ａと、プリント配線基板ｌＯの配線層１２
との間の配線長を短縮したことと等価となり、リードピ
ン方向のインダクタンスを低減することが可能な構造に
なっている。　　　　□しかも、ＧＮＤ配線層１３およ
びＶｃｃ配線層！４の層数を従来よりも増加させたこと
により、配線層方向にも上記スルーホール１６の場合と
同等の作用が生じ、電源系配線層の合成インダクタンス
を低減することが可能になっている。In addition, in the semiconductor integrated circuit device of the first embodiment, as shown in FIG. 1, in the package substrate 3, GND wiring layers 13c, 1
3d and Vcc wiring layers 14C are arranged. This is equivalent to a state in which the GND wiring layer 13a and the VCC wiring layer 14a, which are placed farthest from the printed wiring board 10, are placed close to the printed wiring board IO. Further, the layer thickness of each insulating layer 3b to 3h, that is, the interval between each wiring layer 13, 14 is smaller than that of the conventional one. Due to these, the GND wiring layer 13a and the V c
c wiring layer 14a and wiring layer 12 of printed wiring board lO
This is equivalent to shortening the wiring length between the lead pins, and the structure is capable of reducing inductance in the lead pin direction. □Moreover, the GND wiring layer 13 and the Vcc wiring layer! By increasing the number of layers 4 compared to the conventional one, the same effect as in the case of the through hole 16 occurs in the wiring layer direction, making it possible to reduce the combined inductance of the power supply system wiring layer.

さらに、本実施例１の半導体集積回路装置においては、
ＧＮＤ配線層１３とＶ　ｃｃ配線層１４とが近接した状
態で交互に配置されている。これにより、互いに対向す
るＧＮＤ配線層１３とＶ　ＣＣ配線層１４とがバイパス
コンデンサとして機能するので、ＧＮＤ配線層１３（ｖ
ＣＣ配線層１４）で生じた高周波ノイズを相対するＶＣ
Ｃ配線層１４（ＧＮＤ配線層１３）に逃がすことが可能
な構造になっている。Furthermore, in the semiconductor integrated circuit device of Example 1,
GND wiring layers 13 and Vcc wiring layers 14 are alternately arranged in close proximity. As a result, the GND wiring layer 13 and the V CC wiring layer 14 that face each other function as a bypass capacitor, so that the GND wiring layer 13 (v
VC that eliminates high frequency noise generated in the CC wiring layer 14)
It has a structure that allows it to escape to the C wiring layer 14 (GND wiring layer 13).

また、本実施例１においては、信号配線層１５がＧＮＤ
配線層１３ｂとＶＣＣ配線層１４ｂとの間に配置されて
いる。この場合、信号配線層１５から半導体チップ８に
流れる電流の方向と、半導体チップ８からＧＮＤ配線層
１３ｂに流れるリターン電流の方向とが互いに逆方向に
なる。また、Ｖｃｃ配線層１４ｂから半導体チップ８に
流れる電流の方向と、半導体チップ８から信号配線層１
５に流れるリターン電流の方向とが互いに逆方向になる
。このため、信号配線層１５とＧＮＤ配線層１３ｂおよ
び信号配線層１５とＶＣＣ配線層１４ｂとの間で形成さ
れる相互インダクタンスＭが負の方向に増加する。すな
わち、電源系配線層の実効インダクタンスＬ、２．は、
自己インダクタンスをＬｌとすると、Ｌ、、、＝Ｌ、−
Ｍと表すことができる。したがって、電源系配線層の実
効インダクタンスを低減することが可能になっている。Further, in the first embodiment, the signal wiring layer 15 is connected to GND.
It is arranged between the wiring layer 13b and the VCC wiring layer 14b. In this case, the direction of the current flowing from the signal wiring layer 15 to the semiconductor chip 8 and the direction of the return current flowing from the semiconductor chip 8 to the GND wiring layer 13b are opposite to each other. Also, the direction of the current flowing from the Vcc wiring layer 14b to the semiconductor chip 8, and the direction of the current flowing from the semiconductor chip 8 to the signal wiring layer 1
The directions of the return currents flowing through 5 are opposite to each other. Therefore, the mutual inductance M formed between the signal wiring layer 15 and the GND wiring layer 13b and between the signal wiring layer 15 and the VCC wiring layer 14b increases in the negative direction. That is, the effective inductance L of the power supply wiring layer, 2. teeth,
Letting the self-inductance be Ll, L, , = L, -
It can be expressed as M. Therefore, it is possible to reduce the effective inductance of the power supply wiring layer.

特に、本実施例１においては、信号配線層１５とＧＮＤ
配線層１３ｂおよび信号配線層１５とＶｃｃ配線層１４
ｂとの間隔、すなわち、絶縁層３ｄ。In particular, in the first embodiment, the signal wiring layer 15 and the GND
Wiring layer 13b, signal wiring layer 15 and Vcc wiring layer 14
b, that is, the insulating layer 3d.

３ｅの厚さが、上記したように０．２ｍ＋以下と比較的
狭く規定されている。これは、第４図に示すように、そ
れらの間隔を狭くする程、実効インダクタンスＬ　ａ　
ｆ　ｌを低減することが可能であるからである。As mentioned above, the thickness of 3e is relatively narrowly defined as 0.2 m+ or less. As shown in FIG. 4, the narrower the distance between them, the more the effective inductance L a
This is because it is possible to reduce f l.

しかも、ＧＮＤ配線層１３ｂおよびＶＣＣ配線層１４ｂ
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５とＧＮＤ配線層１３ｂおよび信号配線
層１５とＶＣＣ配線層１４ｂとの間に多くの電気力線が
形成され、同一信号配線層１５内における隣接信号配線
間の電気力線の数を低減することができる。すなわち、
信号配線層１５内における隣接信号配線間の配線容量を
低減することができる。このため、その配線容量に起因
する隣接信号配線間の誘導ノイズを低減することが可能
になっている。Moreover, the GND wiring layer 13b and the VCC wiring layer 14b
By arranging the signal wiring layer 15 in close proximity to the signal wiring layer 15, many lines of electric force are formed between the signal wiring layer 15 and the GND wiring layer 13b and between the signal wiring layer 15 and the VCC wiring layer 14b, and the same signal wiring The number of electric lines of force between adjacent signal lines in layer 15 can be reduced. That is,
The wiring capacitance between adjacent signal wirings in the signal wiring layer 15 can be reduced. Therefore, it is possible to reduce induced noise between adjacent signal wires due to the wire capacitance.

一方、ＧＮＤ配線層１３ａ、Ｖｃｃ配線層１４ａおよび
信号配線層１５において、半導体チップ８側には、ボン
ディングワイヤ９を接合するためのポンディングパッド
（電極パッド）１７ａ−１７Ｃが形成されている。それ
らポンディングパッド１７ａ〜１７ｃを第５因に示す。On the other hand, in the GND wiring layer 13a, the Vcc wiring layer 14a, and the signal wiring layer 15, bonding pads (electrode pads) 17a to 17C for bonding the bonding wires 9 are formed on the semiconductor chip 8 side. These bonding pads 17a to 17c are shown as the fifth factor.

なお、第５図には図面を見易くするためボンディングワ
イヤ９（第１図参照）は図示していない。Note that the bonding wire 9 (see FIG. 1) is not shown in FIG. 5 to make the drawing easier to see.

ポンディングパッド１７ａ−１７ｃは、例えばＣｕから
なりその表面にはニッケル（Ｎｉ）メツキ処理等が施さ
れている。ポンディングパッド１７の寸法は、例えば幅
が０．２　ｍｍ、長さが０．５　ｍｍ程度である。The bonding pads 17a to 17c are made of, for example, Cu, and their surfaces are plated with nickel (Ni) or the like. The dimensions of the bonding pad 17 are, for example, about 0.2 mm in width and 0.5 mm in length.

ＧＮＤ配線層１３ａは、絶縁層３ｂの側壁に形成された
導体１８ａを通じてポンディングパッド１７ａ−１７ｃ
と電気的に接続されている。そして、ＧＮＤ配線層１３
ａのポンディングパッド１７ａと、ＶｅＣ配線層１４ａ
のポンディングパッド１７ｂとは、同一平面に交互に配
置されている。The GND wiring layer 13a connects bonding pads 17a to 17c through a conductor 18a formed on the side wall of the insulating layer 3b.
electrically connected to. Then, the GND wiring layer 13
a bonding pad 17a and VeC wiring layer 14a
The bonding pads 17b are alternately arranged on the same plane.

ＧＮＤ配線層１３ａＳＶｃｃ配線層１４ａおよび信号配
線層１５のポンディングパッド１７ａ〜１７ｃと、半導
体チップ８のポンディングパッド（電極パッド）１９と
の接続状態を第６図に示す。FIG. 6 shows how the bonding pads 17a to 17c of the GND wiring layer 13aSVcc wiring layer 14a and the signal wiring layer 15 are connected to the bonding pad (electrode pad) 19 of the semiconductor chip 8.

第６図に示すように、信号配線層１５のポンディングパ
ッド１７ｃと、半導体チップ８のポンディングパッド１
９とは、−本のボンディングワイヤ９によって電気的に
接続されている。As shown in FIG. 6, the bonding pad 17c of the signal wiring layer 15 and the bonding pad 1 of the semiconductor chip 8
9 are electrically connected to each other by negative bonding wires 9.

ところで、パッケージのインダクタンスを低減する方法
としてリードピン４の数を増やすことが考えられるが、
リードピン４の数を増やすとパッケージ本体ｌを実装す
るプリント配線基板ｌＯの配憩引き回しが困難となるた
め簡単には増やすことができない。また、ノイズ対策と
してＶｃｃ配線とＧＮＤ配線との間にバイパスコンデン
サを挿入する技術があるが、この技術では、ボンディン
グワイヤ９自体のインダクタンスを低減することはでき
ず、ボンディングワイヤ９からのノイズを低減すること
ができない。そこで、本実施例１においては、ＧＮＤ配
線層１３ａおよびＶＣＣ配線層１４ａの所定のポンディ
ングパッド１７ａ、１７ｂと、半導体チップ８の所定の
ポンディングパッド１９．１９とを、それぞれ例えば二
本のボンディングワイヤ９．９によって電気的に接続し
、全ボンイングワイヤ９の数を全リードピン４の数以上
に設定している。すなわち、ポンディングパッド１９．
１７ａ、１７ｂ間を複数本のボンディングワイヤ９によ
って接続したことにより、ボンディングワイヤ９にも上
記スルーホール１６の場合と同等の作用が生じ、ボンデ
ィングワイヤ９自体のインダクタンスを低減することが
でき、ボンディングワイヤ９からのノイズを低減するこ
とが可能になっている。しかもボンディングワイヤ９の
場合は、パッケージ内にスペースがあれば比較的容易に
増やすことができるので、プリント配線基板１０側の配
線引き回しが困難となることもない。By the way, increasing the number of lead pins 4 can be considered as a way to reduce the inductance of the package.
If the number of lead pins 4 is increased, it becomes difficult to route and route the printed wiring board 10 on which the package body 1 is mounted, so it is not easy to increase the number of lead pins 4. Furthermore, as a noise countermeasure, there is a technique of inserting a bypass capacitor between the Vcc wiring and the GND wiring, but this technique cannot reduce the inductance of the bonding wire 9 itself, and reduces the noise from the bonding wire 9. Can not do it. Therefore, in the first embodiment, the predetermined bonding pads 17a and 17b of the GND wiring layer 13a and the VCC wiring layer 14a and the predetermined bonding pads 19 and 19 of the semiconductor chip 8 are connected to each other by, for example, two bonding pads. They are electrically connected by wires 9.9, and the number of all bonding wires 9 is set to be greater than the number of all lead pins 4. That is, the pounding pad 19.
By connecting 17a and 17b with a plurality of bonding wires 9, the same effect as in the case of the through hole 16 occurs on the bonding wire 9, and the inductance of the bonding wire 9 itself can be reduced. It is now possible to reduce noise from 9. Moreover, in the case of the bonding wires 9, it is relatively easy to increase the number of bonding wires 9 if there is space within the package, so there is no difficulty in routing the wires on the printed wiring board 10 side.

ただし、ボンディングワイヤ９，９は、第７図に示すよ
うに、並設しても良い。However, the bonding wires 9, 9 may be arranged in parallel, as shown in FIG.

このように本実施例１によれば、以下の効果を得ること
が可能となる。As described above, according to the first embodiment, it is possible to obtain the following effects.

（１）、ＧＮＤ配線層１３ａ　〜１３ｄ問およびＶＣＣ
配線層１４ａ−１４ｃ間を夫々接続するスルーホール１
６を設けたことにより、リードピン方向の電流パスが従
来よりも増加し、実効上、インダクタンスが並列接続さ
れた状態と等価となるので、リードピン方向の合成イン
ダクタンスを低減することが可能となる。(1), GND wiring layers 13a to 13d and VCC
Through holes 1 connecting wiring layers 14a to 14c, respectively
By providing 6, the current path in the lead pin direction is increased compared to the conventional case, and this is effectively equivalent to a state where the inductances are connected in parallel, so it is possible to reduce the combined inductance in the lead pin direction.

（２）、パッケージ基板３において、プリント配線基板
１０の近接側に、ＧＮＤ配線層１３ｃ、１３ｄおよびＶ
ＣＣ配線層１４ｃを設けたことにより、プリント配線基
板１０から一番離れて配置されているＧＮＤ配線層１３
ａおよびＶＣＣ配線層１４ａを、プリント配線基板１０
に近接配置した状態と等価となり、ＧＮＤ配線層１３ａ
およびＶ　ＣＣ配線層１４ａと、プリント配線基板ｌＯ
の配線層１２との間の配線長を短縮したことと等しくす
ることがてきるので、リードピン４のインダクタンスを
低減することが可能となる。(2) In the package board 3, GND wiring layers 13c, 13d and V
By providing the CC wiring layer 14c, the GND wiring layer 13 located farthest from the printed wiring board 10
a and the VCC wiring layer 14a on the printed wiring board 10.
This is equivalent to the state in which the GND wiring layer 13a is placed close to the GND wiring layer 13a.
and V CC wiring layer 14a, and printed wiring board lO
Since this can be made equal to shortening the wiring length between the wiring layer 12 and the wiring layer 12, the inductance of the lead pin 4 can be reduced.

（３）、ＧＮＤ配線層１３およびＶ　ｃｃ配線層】４の
層数を従来よりも増やしたことにより、配線層方向にも
上記スルーホール１６の場合と同等の作用が生じ、電源
系配線層方向の合成インダクタンスを低減することが可
能となる。(3), GND wiring layer 13 and Vcc wiring layer] By increasing the number of layers 4 than before, the same effect as in the case of the through hole 16 occurs in the wiring layer direction, and the power supply system wiring layer direction It becomes possible to reduce the combined inductance of

（４）、信号配線層１５をＧＮＤ配線層１３ｂとＶＣＣ
配線層１４ｂとの間に配置したことにより、信号配線層
１５に流れる電流と、ＧＮＤ配線層１３ｂおよびＶＣＣ
配線層１４ｂとに流れる電流とが互いに逆方向となり、
信号配線層１５とＧＮＤ配線層１３ａおよびＶｃｃ配線
層１４ｂとで形成される相互インダクタンスが負の方向
に増加するので、電源系配線層の実効インダクタンスを
低減すること可能となる。(4), signal wiring layer 15 is connected to GND wiring layer 13b and VCC
By disposing it between the wiring layer 14b and the signal wiring layer 15, the current flowing through the signal wiring layer 15 and the GND wiring layer 13b and the VCC
The current flowing through the wiring layer 14b and the current flowing in the wiring layer 14b are in opposite directions,
Since the mutual inductance formed by the signal wiring layer 15, the GND wiring layer 13a, and the Vcc wiring layer 14b increases in the negative direction, it is possible to reduce the effective inductance of the power supply wiring layer.

（５）、半導体チップ８の所定のポンディングパッド１
９と、ＧＮＤ配線層１３ａおよびＶｃｃ配線層１４ａの
所定のポンディングパッド１７ａ、１７ｂとを、それぞ
れ複数本のボンディングワイヤ９゜９によって電気的に
接続したことにより、ボンディングワイヤ９にも上記ス
ルーホールの場合と同等の作用が生じ、ボンディングワ
イヤ９のインダクタンスを低減することが可能となる。(5) Predetermined bonding pad 1 of semiconductor chip 8
9 and predetermined bonding pads 17a, 17b of the GND wiring layer 13a and the Vcc wiring layer 14a are electrically connected by a plurality of bonding wires 9°9, so that the bonding wire 9 also has the through hole. The same effect as in the case described above occurs, and the inductance of the bonding wire 9 can be reduced.

（６）、上記（１）〜（５）により、パッケージ本体ｌ
全体のインダクタンスを低減することが可能となる。し
たがって、そのインダクタンスに起因する信号同時切換
ノイズ等のようなノイズを防止することが可能となる。(6) According to (1) to (5) above, the package body l
It becomes possible to reduce the overall inductance. Therefore, it is possible to prevent noise such as signal simultaneous switching noise caused by the inductance.

（７）、ＧＮＤ配線層１３とＶＣＣ配線層１４とを近接
した状態で交互に配置したことにより、互いに対向する
ＧＮＤ配線層１３とＶＣＣ配線層１４とで一つのバイパ
スコンデンサとしての役割を果たし、ＧＮＤ配線層１３
（Ｖｃｃ配線層１４）で生じた高周波ノイズを相対する
ＶＣＣ配線層１４（ＧＮＤ配線層１３）に逃がすことが
できるので、電源系のノイズを低減することが可能とな
る。(7) By alternately arranging the GND wiring layer 13 and the VCC wiring layer 14 in close proximity, the GND wiring layer 13 and the VCC wiring layer 14 facing each other serve as a single bypass capacitor; GND wiring layer 13
Since high frequency noise generated in the VCC wiring layer 14 can be released to the opposing VCC wiring layer 14 (GND wiring layer 13), noise in the power supply system can be reduced.

（８）、ＧＮＤ配線層１３ｂおよびＶｃｃ配線層１４ｂ
を信号配線層１５に近接した状態で配置したことにより
、信号配線層１５内における隣接信号配線間の配線容量
を低減することができるので、その配線容量に起因する
隣接信号配線間の誘導ノイズを低減することが可能とな
る。(8), GND wiring layer 13b and Vcc wiring layer 14b
By arranging the signal wiring layer 15 in close proximity to the signal wiring layer 15, the wiring capacitance between adjacent signal wirings in the signal wiring layer 15 can be reduced, so that the induced noise between adjacent signal wirings caused by the wiring capacitance can be reduced. It becomes possible to reduce the amount.

（９）、上記（１１〜（８）により、高速動作を行う多
ビンＰＧＡ形のパッケージ本体ｌを有する半導体集積回
路装置の動捏信頼性を向上させることが可能となる。(9) With the above (11 to (8)), it is possible to improve the dynamic reliability of a semiconductor integrated circuit device having a multi-bin PGA type package body l that operates at high speed.

−〔実施例２〕 第８図は本発明の他の実施例である半導体集積回路装置
の要部断面図、第９図は第８図に示した半導体集積回路
装置の信号配線層および電源系配線層の電極パッドを示
す部分斜視図、第１θ図は第８図に示した信号配線層お
よび電源系配線層の電極パッドと半導体チップの電極パ
ッドとの接続状態を示す部分平面図である。- [Embodiment 2] FIG. 8 is a cross-sectional view of a main part of a semiconductor integrated circuit device which is another embodiment of the present invention, and FIG. 9 is a signal wiring layer and power supply system of the semiconductor integrated circuit device shown in FIG. FIG. 1θ is a partial perspective view showing the electrode pads of the wiring layer, and is a partial plan view showing the connection state between the electrode pads of the signal wiring layer and the power system wiring layer shown in FIG. 8 and the electrode pads of the semiconductor chip.

前記実施例１においては、ＧＮＤ配線層１３ａ〜１３ｄ
をスルーホール１６ａによって電気的に接続した場合に
ついて説明した。In the first embodiment, the GND wiring layers 13a to 13d
A case has been described in which they are electrically connected through the through hole 16a.

しかし、スルーホール１６ａを、パッケージ基板３の中
央側、すなわち、半導体チップ８側に設けるのは、困難
な場合がある。このため、ポンディングパッド１７ａか
らスルーホール１６ａに到るまでの間隔が大きくなる。However, it may be difficult to provide the through hole 16a on the center side of the package substrate 3, that is, on the semiconductor chip 8 side. Therefore, the distance from the bonding pad 17a to the through hole 16a becomes large.

すると、前記実施例１の場合は、例えば半導体チップ８
からのリターン電流が、最上層のＧＮＤ配線層１３ａを
介し、さらにスルーホール１６ａを通じてＧＮＤ配線層
１３ｂに流れるようになっているので、信号配線層１５
とＧＮＤ配線層１３ｂとの間に相互インダクタンスが形
成されない領域が多くなり、実効インダクタンスの低減
作用が生じない領域が増えることになる。なお、Ｖ　ｃ
ｃ配線層１４ｂにおいても同様のことが言えるが、以降
においては、説明を簡単にするため、ＧＮＤ配線層１３
ｂに限定して説明を進める。Then, in the case of the first embodiment, for example, the semiconductor chip 8
The return current from the signal wiring layer 15 flows through the uppermost GND wiring layer 13a and further through the through hole 16a to the GND wiring layer 13b.
This increases the number of regions in which no mutual inductance is formed between the GND wiring layer 13b and the GND wiring layer 13b, and the number of regions in which no effect of reducing effective inductance occurs increases. In addition, V c
The same can be said for the c wiring layer 14b, but in order to simplify the explanation, the GND wiring layer 13b will be described below.
The explanation will be limited to b.

そこで、本実施例２においては、ＧＮＤ配線層ｔＳａの
ポンディングパッド１７ａと、ＧＮＤ配線層１３ｂのポ
ンディングパッド１７ｄとがボンディングワイヤ（層間
ボンディングワイヤ）９ａによって直接電気的に接続さ
れている。Therefore, in the second embodiment, the bonding pad 17a of the GND wiring layer tSa and the bonding pad 17d of the GND wiring layer 13b are directly electrically connected by a bonding wire (interlayer bonding wire) 9a.

ポンディングパッド１７ｄを第９図に示す。なお、第９
図には図面を見易くするためボンディングワイヤ９は図
示していない。The pounding pad 17d is shown in FIG. In addition, the 9th
The bonding wire 9 is not shown in the figure to make the drawing easier to see.

第９図に示すように、ＧＮＤ配線層１３ｂは、絶縁層３
ｄの側壁に形成された導体１８ｂを通じてポンディング
パッド１７ｄと電気的に接続されている。ポンディング
パッド１７ｄとポンディングパッド１７ｃとは、同一平
面に交互に配置されている。As shown in FIG. 9, the GND wiring layer 13b is connected to the insulating layer 3.
It is electrically connected to the bonding pad 17d through a conductor 18b formed on the side wall of d. The bonding pads 17d and the bonding pads 17c are alternately arranged on the same plane.

ＧＮＤ配線層１３ａのポンディングパッド１７ａと、Ｇ
ＮＤ配線層１３ｂのポンディングパッド１７ｄとの接続
状態を第１０図に示す。The bonding pad 17a of the GND wiring layer 13a and the G
FIG. 10 shows how the ND wiring layer 13b is connected to the bonding pad 17d.

本実施例２においては、ＧＮＤ配線層１３ａの所定のポ
ンディングパッド１７ａと、ＧＮＤ配線層１３ｂの所定
のポンディングパッド１７ｄとか、例えば２本のボンデ
ィングワイヤ９ａ、９ａによって直接電気的に接続され
ている。すなわち、前記実施例１のように、半導体チッ
プ８からのリターン電流をＧＮＤ配線層１３ａおよびス
ルーホール１６ａを介すことなく、直接ＧＮＤ配線層１
３ｂのポンディングパッド１７ｂから流すことができる
ようになっている。したがって、信号配線層１５を流れ
る電流と、ＧＮＤ配線層１３ｂを流れるリターン電流と
が相対する領域が増加するので、それら配線層１３ｂ、
１５の相互インダクタンス形−成領域が増加するように
なっている。In the second embodiment, a predetermined bonding pad 17a of the GND wiring layer 13a and a predetermined bonding pad 17d of the GND interconnection layer 13b are directly electrically connected, for example, by two bonding wires 9a, 9a. There is. That is, as in the first embodiment, the return current from the semiconductor chip 8 is directly routed to the GND wiring layer 1 without passing through the GND wiring layer 13a and the through hole 16a.
It can flow from the pumping pad 17b of 3b. Therefore, the area where the current flowing through the signal wiring layer 15 and the return current flowing through the GND wiring layer 13b are opposed to each other increases.
15 mutual inductance forming regions are increased.

なお、ポンディングパッド１７ａ、１７ｄ間を複数のボ
ンディングワイヤ９によって接続したことにより、ボン
ディングワイヤ９に上記スルーホールの場合と同等の作
用が生じ、ボンディングワイヤ９のインダクタンスが低
減されるようにもなっている。Note that by connecting the bonding pads 17a and 17d with a plurality of bonding wires 9, the bonding wire 9 has an effect similar to that of the through hole described above, and the inductance of the bonding wire 9 is reduced. ing.

このように本実施例２によれば、ＧＮＤ配線層１３ａの
所定のポンディングパッド１７ａと、ＧＮＤ配線層１３
ｂの所定のポンディングパッド１７ｄとをボンディング
ワイヤ９によって接続したことにより、ＧＮＤ配線層１
３ｂと、信号配線層１５との相互インダクタンス形成領
域が増加するので、前記第一の実施例の場合よりも電源
系配線層のインダクタンスを低減することが可能となる
。As described above, according to the second embodiment, the predetermined bonding pad 17a of the GND wiring layer 13a and the
By connecting the predetermined bonding pad 17d of the GND wiring layer 1 with the bonding wire 9
3b and the signal wiring layer 15 increases, the inductance of the power supply wiring layer can be reduced more than in the first embodiment.

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。The invention made by the present inventor has been specifically explained based on Examples above, but the present invention is not limited to Examples 1 and 2, and can be modified in various ways without departing from the gist thereof. Needless to say.

例えば前記実施例１．２においては、信号配線層の直上
下層にそれぞれＧＮＤ配線層、ＶＣＣ配線層を配置した
場合について説明したが、これに限定されるものではな
く変更可能である。例えばＶｃｅ側のノイズマージンは
充分であるが、ＧＮＤ側のノイズマージンが不充分とい
う場合には、ＧＮＤ配線層のみを信号配線層の直上下層
の少なくともどちらか一方の層に配置すれば良い。For example, in Embodiment 1.2, a case has been described in which a GND wiring layer and a VCC wiring layer are arranged immediately above and below a signal wiring layer, respectively, but the present invention is not limited to this and may be modified. For example, if the noise margin on the Vce side is sufficient but the noise margin on the GND side is insufficient, it is sufficient to arrange only the GND wiring layer in at least one of the layers directly above and below the signal wiring layer.

また、前記実施例２においては、ＧＮＤ配線層を電気的
に接続するためのスルーホールを設けない場合について
説明したが、これに限定されるものではなく、前記実施
例２の構造のパッケージ基板に各ＧＮＤ配線層間を接続
するためのスルーホールを設けても良い。この場合、ビ
ン方向の電流バスが増えるので、ビン方向のインダクタ
ンスを低減することが可能となる。Further, in the second embodiment, a case was explained in which no through hole was provided for electrically connecting the GND wiring layer, but the present invention is not limited to this, and the package substrate having the structure of the second embodiment A through hole may be provided to connect each GND wiring layer. In this case, since the number of current buses in the bin direction increases, it is possible to reduce the inductance in the bin direction.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用した場合について説明したが、これに限定され
ず種々適用可能であり、例えば高速動作を行うバイポー
ラ形素子によって構成された半導体集積回路装置やバイ
ポーラ−ＣＭＯ８混在形構造の半導体集積回路装置ある
いはＤＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　ＲＡＭ）やＳ　Ｒ
ＡＭ　（Ｓｔａｔｉｃ　ＲＡＭ）等のような半導体メモ
リ等の他の半導体集積回路装置に適用することも可能で
ある。The above explanation has mainly been about the case where the invention made by the present inventor is applied to CMOS gate arrays, which is the field of application that forms the background of the invention, but it is not limited to this and can be applied to various other applications, such as high-speed operation. Semiconductor integrated circuit devices configured with bipolar elements, semiconductor integrated circuit devices with bipolar-CMO8 mixed structure, DRAM (Dynamic RAM), and S R
It is also possible to apply the present invention to other semiconductor integrated circuit devices such as semiconductor memories such as AM (Static RAM).

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.

（１）、すなわち、請求項１記載の発明によれば、リー
ドピン方向の電流パスが増加し、実効上、インダクタン
スが並列接続されたことと等価となるため、リードピン
方向の合成インダクタンスを低減することが可能となる
。(1), that is, according to the invention set forth in claim 1, the current path in the lead pin direction increases, which is effectively equivalent to connecting inductances in parallel, so that the combined inductance in the lead pin direction is reduced. becomes possible.

また、パッケージ基板において、プリント配線基板の近
接側に、第二電源系配線層を設けたことにより、プリン
ト配線基板から一番離れて配置されている第一電源系配
線層を、プリント配線基板に近接配置した状態と等価と
なり、第一電源系配線層と、プリント配線基板の配線層
との間の配線長を短縮したことと等しくすることができ
るので、リードピンのインダクタンスを低減することが
可能となる。In addition, by providing the second power supply system wiring layer on the side near the printed wiring board in the package board, the first power supply system wiring layer, which is located farthest from the printed wiring board, can be connected to the printed wiring board. This is equivalent to a state in which they are placed close to each other, and it is equivalent to shortening the wiring length between the first power supply system wiring layer and the wiring layer of the printed wiring board, so it is possible to reduce the inductance of the lead pins. Become.

さらに、電源系配線層の層数が増えるので、電源系配線
層にもスルーホールの場合と同等の作用が生じ、電源系
配線層方向の合成インダクタンスを低減することが可能
となる。Furthermore, since the number of power supply wiring layers increases, the same effect as in the case of through holes occurs in the power supply wiring layer, making it possible to reduce the combined inductance in the direction of the power supply wiring layer.

これらの結果、パッケージのインダクタンスを低減する
ことが可能となり、例えばインダクタンスに起因する信
号同時切換ノイズ等を防止することが可能となる。As a result, it becomes possible to reduce the inductance of the package, and it becomes possible to prevent, for example, signal simultaneous switching noise caused by the inductance.

しかも、例えば第二電源系配線層としてのＧＮＤ配線層
と、電源電圧配線層とを交互に近接して配置することに
より、双方の電源系配線層で一つのバイパスコンデンサ
として機能するので、ＧＮＤ配線層またはＶＣＣ配線層
で発生した高周波ノイズを相対する電源系配線層に逃が
すことが可能となる。Moreover, for example, by arranging the GND wiring layer as the second power supply system wiring layer and the power supply voltage wiring layer alternately and close to each other, both power supply system wiring layers function as one bypass capacitor, so that the GND wiring It becomes possible to release high frequency noise generated in the layer or the VCC wiring layer to the opposing power supply wiring layer.

以上の結果、半導体集積回路装置の動作信頼性を向上さ
せることが可能となる。　　　・（２）、請求項２記載
の発明によれば、例えば信号配線層を第三電源系配線層
としてのＧＮＤ配線層と電源電圧配線層との間に設ける
ことにより、信号配線層とＧＮＤ配線層および電源電圧
配線層とで形成される相互インダクタンスが負の方向に
増加するので、電源系配線層の実効インダクタンスを低
減することができ、インダクタンスに起因する信号同時
切換ノイズ等のようなノイズを防止することが可能とな
る。As a result of the above, it becomes possible to improve the operational reliability of the semiconductor integrated circuit device. - (2) According to the invention described in claim 2, for example, by providing the signal wiring layer between the GND wiring layer as the third power system wiring layer and the power supply voltage wiring layer, the signal wiring layer and the GND wiring Since the mutual inductance formed between the layer and the power supply voltage wiring layer increases in the negative direction, the effective inductance of the power supply wiring layer can be reduced, and noise such as signal simultaneous switching noise caused by inductance can be reduced. It becomes possible to prevent this.

また、ＧＮＤ配線層および電源電圧配線！を信号配線層
に近接した状態で配置することにより、信号配線層とＧ
ＮＤ配線層および信号配線層と電源電圧配線層との間に
多くの電気力線が形成され、同一信号配線層１５内にお
ける隣接信号配線間の電気力線の数、すなわち、信号配
線層内における隣接信号配線間の配線容量を低減するこ
とができるので、その配線容量に起因する隣接信号配線
相互間の誘導ノイズを低減することが可能となる。Also, GND wiring layer and power supply voltage wiring! By placing G in close proximity to the signal wiring layer, the signal wiring layer and G
Many lines of electric force are formed between the ND wiring layer and the signal wiring layer and the power supply voltage wiring layer, and the number of lines of electric force between adjacent signal wirings in the same signal wiring layer 15, that is, the number of lines of electric force in the signal wiring layer Since the wiring capacitance between adjacent signal wirings can be reduced, it is possible to reduce the induced noise between adjacent signal wirings caused by the wiring capacitance.

これらの結果、半導体集積回路装置の動作信頼性を向上
させることが可能となる。As a result, it is possible to improve the operational reliability of the semiconductor integrated circuit device.

（３）、請求項３記載の発明によれば、第一電源系配線
層の電極パッドと、第三電源系配線層の所定の電極パッ
ドとを層間ボンディングワイヤによって電気的に接続す
ることにより、信号配線層と第三電源系配線層との相互
インダクタンス形成領域を増加させることができるので
、を源系配線層の実効インダクタンスをさらに低減する
ことが可能となる。(3) According to the third aspect of the invention, by electrically connecting the electrode pad of the first power supply system wiring layer and a predetermined electrode pad of the third power supply system wiring layer with an interlayer bonding wire, Since the mutual inductance formation area between the signal wiring layer and the third power supply wiring layer can be increased, it is possible to further reduce the effective inductance of the source wiring layer.

この結果、半導体集積回路装置の動作信頼性をさらに向
上させることが可能となる。As a result, it is possible to further improve the operational reliability of the semiconductor integrated circuit device.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例である半導体集積回路装置の
要部断面図、 第２図は第１図に示した半導体集積回路装置の全体断面
図、 第３図はリードピンおよびスルーホールの平面配置を示
す部分平面図、 第４図は信号配線層−ＧＮＤ配線層間の距離と実効イン
ダクタンスとの関係を示すグラフ図、第５図は第１図に
示した半導体集積回路装置の信号配線層および電源系配
線層の電極パッドを示す部分斜視図、 第６図は第５図に示した信号配線層および電源系配線層
の電極パッドと半導体チップの電極パッドとの接続状態
を示す部分平面図、 第７図は本発明の他の実施例である信号配Ｊｌ１層およ
び電源系配線層の電極パッドと半導体チップの電極パッ
ドとの接続状態を示す部分平面図、第８図は本発明の他
の実施例である半導体集積回路装置の要部断面図、 第９図は第８図に示した半導体集積回路装置の信号配線
層および電源系配線層の電極パッドを示す部分斜視図、 第１Ｏ図は第８図に示した信号配線層および電源系配線
層の電極パッドと半導体チップの電極パッドとの接続状
態を示す部分平面図、 第１１図は従来のプラスチックＰＧＡ形パッケージを育
する半導体集積回路装置の部分断面図である。 ｌ、５０・・・パッケージ本体、２．５１・・・熱拡散
板、３，５４・・・パッケージ基板、３ａ〜３ｈ、５４
ａ〜５４ｃ・・・絶縁層、４．５９・・・リードピン、
５・・・キャップ、６．５２・・・放熱フィン、７ａ、
７ｂ・・・接着剤層、８．５３・・・半導体チップ、９
．５８・・・ボンディングワイヤ、９ａ・・・ボンディ
ングワイヤ（層間ボンディングワイヤ）、！０・・・プ
リント配線基板、１１・・・プリント配線基板のスルー
ホール、１２・・・配線層、１３・・・ＧＮＤ配線層、
１３ａ・・・ＧＮＤ配線層（第１電源系配線層）、１３
ｂ・・・ＧＮＤ配線層（第三電源系配線層）１３ｃ、１
３ｄ・・・ＧＮＤ配線層（第二電源系配線層）、１４・
・・ＶＣＣ配線層、１４ａ・・・ｖｃｃ配線層（第一電
源系配線層）、１４ｂ・・・ＶｅＣ配線層（第三電源系
配線層）、１４ｃ・・・ＶＣＣ配線層（第二電源系配線
層）、１５．５７一−−信号配線層、１６．１６ａ、１
６ｂ・・・スルーホール、１７ａ〜１７ｄ・・・ポンデ
ィングパッド（を極パッド）、１８ａ１８ｂ・・・導体
、１９・・・ポンディングパッド（電極パッド’）、Ａ
−Ｃ・・・間隔、５１ａ・・・凸部、５５・・・ＧＮＤ
配線層、５６・・・電源電圧配線層。 代理人　弁理士　筒　井　大　和 第４図 信号線−グランド層間距離（線長２４ｍｍの場合）第７
図 第１０図FIG. 1 is a sectional view of essential parts of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is an overall sectional view of the semiconductor integrated circuit device shown in FIG. 1, and FIG. 3 is a sectional view of lead pins and through holes. 4 is a graph showing the relationship between the distance between the signal wiring layer and the GND wiring layer and the effective inductance; FIG. 5 is the signal wiring layer of the semiconductor integrated circuit device shown in FIG. 1. and a partial perspective view showing the electrode pads of the power supply wiring layer, and FIG. 6 is a partial plan view showing the connection state between the electrode pads of the signal wiring layer and the power supply wiring layer shown in FIG. 5 and the electrode pads of the semiconductor chip. , FIG. 7 is a partial plan view showing the connection state between the electrode pads of the signal wiring Jl1 layer and the power supply wiring layer and the electrode pads of the semiconductor chip according to another embodiment of the present invention, and FIG. FIG. 9 is a partial perspective view showing the electrode pads of the signal wiring layer and power supply wiring layer of the semiconductor integrated circuit device shown in FIG. 8; FIG. is a partial plan view showing the connection state between the electrode pads of the signal wiring layer and power supply wiring layer shown in FIG. 8 and the electrode pads of the semiconductor chip, and FIG. 11 is a semiconductor integrated circuit grown in a conventional plastic PGA type package. FIG. 3 is a partial cross-sectional view of the device. l, 50... Package body, 2.51... Heat diffusion plate, 3, 54... Package board, 3a to 3h, 54
a to 54c... Insulating layer, 4.59... Lead pin,
5... Cap, 6.52... Radiation fin, 7a,
7b...Adhesive layer, 8.53...Semiconductor chip, 9
．． 58...Bonding wire, 9a...Bonding wire (interlayer bonding wire),! 0... Printed wiring board, 11... Through hole of printed wiring board, 12... Wiring layer, 13... GND wiring layer,
13a...GND wiring layer (first power supply system wiring layer), 13
b...GND wiring layer (third power supply system wiring layer) 13c, 1
3d...GND wiring layer (second power supply system wiring layer), 14.
...VCC wiring layer, 14a...VCC wiring layer (first power system wiring layer), 14b...VeC wiring layer (third power system wiring layer), 14c...VCC wiring layer (second power system wiring layer) wiring layer), 15.57--signal wiring layer, 16.16a, 1
6b...Through hole, 17a-17d...Ponding pad (pole pad), 18a18b...Conductor, 19...Ponding pad (electrode pad'), A
-C... Interval, 51a... Convex portion, 55... GND
Wiring layer, 56... power supply voltage wiring layer. Agent Patent Attorney Daiwa Tsutsui Figure 4 Signal line-ground layer distance (for line length 24 mm) No. 7
Figure 10

Claims (1)

【特許請求の範囲】 １、半導体チップが封止されたピングリッドアレイ形の
パッケージ本体を構成するプラスチックパッケージ基板
に信号配線層と第一電源系配線層とを備える半導体集積
回路装置であって、前記プラスチックパッケージ基板に
おいて前記パッケージ本体が実装される配線基板の近接
側に第二電源系配線層を設けるとともに、前記第一電源
系配線層と前記第二電源系配線層とをスルーホールによ
って電気的に接続したことを特徴とする半導体集積回路
装置。 ２、半導体チップが封止されたピングリッドアレイ形の
パッケージ本体を構成するプラスチックパッケージ基板
に信号配線層と第一電源系配線層とを備える半導体集積
回路装置であって、前記信号配線層の直上下層の少なく
とも一方の層に第三電源系配線層を設けたことを特徴と
する半導体集積回路装置。 ３、請求項２記載の第一電源系配線層の所定の電極パッ
ドと、第三電源系配線層の所定の電極パッドとを一また
は二本以上の層間ボンディングワイヤによって電気的に
接続したことを特徴とする半導体集積回路装置。 ４、請求項２記載の第一電源系配線層と、第三電源系配
線層とをスルーホールによって電気的に接続したことを
特徴とする半導体集積回路装置。 ５、請求項２記載のプラスチックパッケージ基板におい
て前記パッケージ本体が実装される配線基板の近接側に
第二電源系配線層を設けるとともに、前記第一電源系配
線層、第二電源系配線層および第三電源系配線層をスル
ーホールによって電気的に接続したことを特徴とする半
導体集積回路装置。 ６、前記半導体チップの所定の電極パッドと、プラスチ
ックパッケージ基板における第一電源系配線層の所定の
電極パッドとを複数のボンディングワイヤによって電気
的に接続したことを特徴とする請求項５記載の半導体集
積回路装置。 ７、前記半導体チップの電極パッドと、前記パッケージ
本体の電極パッドとを接続する全ボンディングワイヤの
数を全リードピンの数以上としたことを特徴とする請求
項２、３、４、５または６記載の半導体集積回路装置。 ８、前記信号配線層と前記第三電源系配線層との間隔を
０．２ｍｍ以下としたことを特徴とする請求項２、３、
４、５、６または７記載の半導体集積回路装置。[Scope of Claims] 1. A semiconductor integrated circuit device comprising a signal wiring layer and a first power supply system wiring layer on a plastic package substrate constituting a pin grid array type package body in which a semiconductor chip is sealed, A second power supply system wiring layer is provided on the plastic package substrate near the wiring board on which the package body is mounted, and the first power supply system wiring layer and the second power supply system wiring layer are electrically connected by through holes. A semiconductor integrated circuit device characterized by being connected to. 2. A semiconductor integrated circuit device comprising a signal wiring layer and a first power system wiring layer on a plastic package substrate constituting a pin grid array type package body in which a semiconductor chip is sealed, wherein A semiconductor integrated circuit device characterized in that a third power supply wiring layer is provided in at least one of the upper and lower layers. 3. A predetermined electrode pad of the first power supply wiring layer according to claim 2 and a predetermined electrode pad of the third power supply wiring layer are electrically connected by one or more interlayer bonding wires. Features of semiconductor integrated circuit devices. 4. A semiconductor integrated circuit device, characterized in that the first power supply system wiring layer according to claim 2 and the third power supply system wiring layer are electrically connected by a through hole. 5. In the plastic package substrate according to claim 2, a second power supply system wiring layer is provided on the side adjacent to the wiring board on which the package body is mounted, and the first power supply system wiring layer, the second power supply system wiring layer and the second power supply system wiring layer are provided. A semiconductor integrated circuit device characterized in that three power supply wiring layers are electrically connected by through holes. 6. The semiconductor according to claim 5, wherein a predetermined electrode pad of the semiconductor chip and a predetermined electrode pad of a first power supply wiring layer of the plastic package substrate are electrically connected by a plurality of bonding wires. Integrated circuit device. 7. Claim 2, 3, 4, 5 or 6, characterized in that the total number of bonding wires connecting the electrode pads of the semiconductor chip and the electrode pads of the package body is greater than the total number of lead pins. semiconductor integrated circuit devices. 8. Claims 2 and 3, characterized in that the distance between the signal wiring layer and the third power supply system wiring layer is 0.2 mm or less.
8. The semiconductor integrated circuit device according to 4, 5, 6 or 7.
JP2315151A 1990-11-20 1990-11-20 Semiconductor integrated circuit device Pending JPH04184962A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2315151A JPH04184962A (en) 1990-11-20 1990-11-20 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2315151A JPH04184962A (en) 1990-11-20 1990-11-20 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JPH04184962A true JPH04184962A (en) 1992-07-01

Family

ID=18062031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2315151A Pending JPH04184962A (en) 1990-11-20 1990-11-20 Semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JPH04184962A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2739496A1 (en) * 1995-10-03 1997-04-04 Dassault Electronique Multi=layer hyperfrequency circuit with integrated active elements
US5625225A (en) * 1993-12-22 1997-04-29 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
EP0795907A1 (en) * 1996-03-14 1997-09-17 Dassault Electronique Multilayer high-frequency circuit with integrated active elements
EP0849793A3 (en) * 1996-12-18 2000-05-10 Texas Instruments Incorporated Improvements in or relating to integrated circuit device packages

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625225A (en) * 1993-12-22 1997-04-29 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
US5641988A (en) * 1993-12-22 1997-06-24 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
FR2739496A1 (en) * 1995-10-03 1997-04-04 Dassault Electronique Multi=layer hyperfrequency circuit with integrated active elements
EP0795907A1 (en) * 1996-03-14 1997-09-17 Dassault Electronique Multilayer high-frequency circuit with integrated active elements
EP0849793A3 (en) * 1996-12-18 2000-05-10 Texas Instruments Incorporated Improvements in or relating to integrated circuit device packages

Similar Documents

Publication Publication Date Title
JP3854054B2 (en) Semiconductor device
USRE42653E1 (en) Semiconductor package with heat dissipating structure
KR101070913B1 (en) Stacked die package
US5596225A (en) Leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die
US6876069B2 (en) Ground plane for exposed package
US6265771B1 (en) Dual chip with heat sink
TWI389285B (en) Semiconductor device and semiconductor module using the same
US6521990B2 (en) Ball grid array package comprising a heat sink
KR100382035B1 (en) Semiconductor device
US6252305B1 (en) Multichip module having a stacked chip arrangement
US6525942B2 (en) Heat dissipation ball grid array package
KR100480437B1 (en) Semiconductor chip package stacked module
US6664617B2 (en) Semiconductor package
US6857470B2 (en) Stacked chip package with heat transfer wires
JP2003110084A (en) Semiconductor device
US5780926A (en) Multichip package device having a lead frame with stacked patterned metallization layers and insulation layers
US20080258288A1 (en) Semiconductor device stack package, electronic apparatus including the same, and method of manufacturing the same
JP2001156251A (en) Semiconductor device
US6812567B2 (en) Semiconductor package and package stack made thereof
JPH04184962A (en) Semiconductor integrated circuit device
KR20020043395A (en) Semiconductor package
US7262508B2 (en) Integrated circuit incorporating flip chip and wire bonding
TWM615149U (en) Quad flat no-lead package structure
JP3093278B2 (en) Electronic package with improved pad design
KR20010062929A (en) Stack chip package