JPH05283460A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05283460A JPH05283460A JP10933492A JP10933492A JPH05283460A JP H05283460 A JPH05283460 A JP H05283460A JP 10933492 A JP10933492 A JP 10933492A JP 10933492 A JP10933492 A JP 10933492A JP H05283460 A JPH05283460 A JP H05283460A
- Authority
- JP
- Japan
- Prior art keywords
- lead pattern
- semiconductor chip
- semiconductor device
- base film
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 樹脂又はパッケージ外部に延出するアウター
リード部と半導体チップ下方を覆う厚い樹脂又はパッケ
ージ底壁とを無くして、コンパクト化した半導体装置を
得る。 【構成】 絶縁性のベースフィルム１０上面にリードパ
ターン２０を備える。半導体チップ４０は、樹脂６０を
用いてベースフィルム１０上に封止する。リードパター
ン中途部２２は、ベースフィルムの透孔１２内底部に露
出させて、その露出させたリードパターン２０部分には
んだバンプ３０をベースフィルム１０下方に突出させて
形成する。そして、リードパターン２０を基板の接続パ
ッドにはんだバンプ３０を用いて接続できるようにす
る。
リード部と半導体チップ下方を覆う厚い樹脂又はパッケ
ージ底壁とを無くして、コンパクト化した半導体装置を
得る。 【構成】 絶縁性のベースフィルム１０上面にリードパ
ターン２０を備える。半導体チップ４０は、樹脂６０を
用いてベースフィルム１０上に封止する。リードパター
ン中途部２２は、ベースフィルムの透孔１２内底部に露
出させて、その露出させたリードパターン２０部分には
んだバンプ３０をベースフィルム１０下方に突出させて
形成する。そして、リードパターン２０を基板の接続パ
ッドにはんだバンプ３０を用いて接続できるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを収納し
た表面実装型の半導体装置に関する。
た表面実装型の半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、半導体チップの電
極に接続したリードパターンのアウターリード部を、半
導体チップを封止したり封入したりした樹脂又はパッケ
ージ外部にガルウィング状等に折曲させて長く延出して
いる。このアウターリード部の延出長さは、通常約１ｍ
ｍ程度ある。
極に接続したリードパターンのアウターリード部を、半
導体チップを封止したり封入したりした樹脂又はパッケ
ージ外部にガルウィング状等に折曲させて長く延出して
いる。このアウターリード部の延出長さは、通常約１ｍ
ｍ程度ある。
【０００３】それと共に、半導体チップ下方を厚い樹脂
又はパッケージ底壁で覆っている。
又はパッケージ底壁で覆っている。
【０００４】
【発明が解決しようとする課題】そのため、従来の半導
体装置は、樹脂又はパッケージ外部に延出したアウター
リード部の長さ分、その周囲径が大きくなったり、半導
体チップ下方を厚く覆う樹脂又はパッケージ底壁の厚み
分、その丈が高くなったりした。そして、半導体装置を
基板に占有面積少なくコンパクトに実装できなかった。
体装置は、樹脂又はパッケージ外部に延出したアウター
リード部の長さ分、その周囲径が大きくなったり、半導
体チップ下方を厚く覆う樹脂又はパッケージ底壁の厚み
分、その丈が高くなったりした。そして、半導体装置を
基板に占有面積少なくコンパクトに実装できなかった。
【０００５】本発明は、このような課題に鑑みてなされ
たもので、樹脂又はパッケージ外部に延出するアウター
リード部と半導体チップ下方を覆う厚い樹脂又はパッケ
ージ底壁とを無くして、コンパクト化した半導体装置を
提供することを目的としている。
たもので、樹脂又はパッケージ外部に延出するアウター
リード部と半導体チップ下方を覆う厚い樹脂又はパッケ
ージ底壁とを無くして、コンパクト化した半導体装置を
提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置は、絶縁性のベースフィ
ルム上面にリードパターンを備えて、そのリードパター
ン直下の前記ベースフィルム部分に設けた透孔内底部に
露出した前記リードパターン部分にはんだバンプを前記
ベースフィルム下方に突出させて形成すると共に、前記
リードパターン内方に半導体チップを備えて、その半導
体チップの電極を前記リードパターン内端に接続し、か
つ、前記半導体チップ周囲の前記リードパターンとベー
スフィルムとに絶縁性のダムテープを絶縁性の接着剤を
用いて連続して気密に接合すると共に、そのダムテープ
内方の前記半導体チップを含む前記ベースフィルム上を
樹脂で気密に覆ったことを特徴としている。
に、本発明の第１の半導体装置は、絶縁性のベースフィ
ルム上面にリードパターンを備えて、そのリードパター
ン直下の前記ベースフィルム部分に設けた透孔内底部に
露出した前記リードパターン部分にはんだバンプを前記
ベースフィルム下方に突出させて形成すると共に、前記
リードパターン内方に半導体チップを備えて、その半導
体チップの電極を前記リードパターン内端に接続し、か
つ、前記半導体チップ周囲の前記リードパターンとベー
スフィルムとに絶縁性のダムテープを絶縁性の接着剤を
用いて連続して気密に接合すると共に、そのダムテープ
内方の前記半導体チップを含む前記ベースフィルム上を
樹脂で気密に覆ったことを特徴としている。
【０００７】本発明の第１の半導体装置においては、ダ
ムテープ上に放熱リングを備えることを好適としてい
る。
ムテープ上に放熱リングを備えることを好適としてい
る。
【０００８】本発明の第２の半導体装置は、絶縁性のベ
ースフィルム上面にリードパターンを備えて、そのリー
ドパターン直下の前記ベースフィルム部分に設けた透孔
内底部に露出した前記リードパターン部分にはんだバン
プを前記ベースフィルム下方に突出させて形成すると共
に、前記リードパターン内方に半導体チップを備えて、
その半導体チップの電極を前記リードパターン内端に接
続し、かつ、前記半導体チップ周囲の前記リードパター
ンとベースフィルムとに絶縁性のダムテープを絶縁性の
接着剤を用いて連続して気密に接合すると共に、そのダ
ムテープ上面にシールリングを気密に接合して、そのシ
ールリング上面に前記半導体チップ上方を覆うキャップ
を気密に接合したことを特徴としている。
ースフィルム上面にリードパターンを備えて、そのリー
ドパターン直下の前記ベースフィルム部分に設けた透孔
内底部に露出した前記リードパターン部分にはんだバン
プを前記ベースフィルム下方に突出させて形成すると共
に、前記リードパターン内方に半導体チップを備えて、
その半導体チップの電極を前記リードパターン内端に接
続し、かつ、前記半導体チップ周囲の前記リードパター
ンとベースフィルムとに絶縁性のダムテープを絶縁性の
接着剤を用いて連続して気密に接合すると共に、そのダ
ムテープ上面にシールリングを気密に接合して、そのシ
ールリング上面に前記半導体チップ上方を覆うキャップ
を気密に接合したことを特徴としている。
【０００９】本発明の第２の半導体装置においては、半
導体チップとその上方を覆うキャップとの間に、高熱放
散性部材を介在させることを好適としている。
導体チップとその上方を覆うキャップとの間に、高熱放
散性部材を介在させることを好適としている。
【００１０】本発明の第１、第２の半導体装置において
は、ダムテープ内方のリードパターン上に絶縁層を介し
て電源用又はグランド用のプレーンを備えることを好適
としている。
は、ダムテープ内方のリードパターン上に絶縁層を介し
て電源用又はグランド用のプレーンを備えることを好適
としている。
【００１１】それと共に、リードパターンに、リードフ
レームのリードパターンを用いたり、ベースフィルムと
リードパターンとに、フイルムキャリアの絶縁性フィル
ムとその上面に備えた導体線路パターンとをそれぞれ用
いたりすることを好適としている。
レームのリードパターンを用いたり、ベースフィルムと
リードパターンとに、フイルムキャリアの絶縁性フィル
ムとその上面に備えた導体線路パターンとをそれぞれ用
いたりすることを好適としている。
【００１２】
【作用】上記構成の第１、第２の半導体装置において
は、リードパターンをそれに形成したはんだバンプを用
いて基板の接続パッドにランドグリッドアレイ法等によ
りはんだ付け接続できる。
は、リードパターンをそれに形成したはんだバンプを用
いて基板の接続パッドにランドグリッドアレイ法等によ
りはんだ付け接続できる。
【００１３】そして、半導体チップの電極を、それを接
続したリードパターンとそれに形成したはんだバンプと
を介して、基板の接続パッドに接続して、半導体装置を
基板に表面実装できる。
続したリードパターンとそれに形成したはんだバンプと
を介して、基板の接続パッドに接続して、半導体装置を
基板に表面実装できる。
【００１４】それと共に、半導体装置内部のリードパタ
ーンからアウターリード部を半導体装置外部に延出し
て、そのアウターリード部を基板の接続パッドに接続す
る必要をなくすことができる。
ーンからアウターリード部を半導体装置外部に延出し
て、そのアウターリード部を基板の接続パッドに接続す
る必要をなくすことができる。
【００１５】また、半導体チップとその電極を接続した
リード下方を薄いベースフィルムで気密に覆うようにし
て、半導体チップ下方を覆う部材の厚さを薄く形成でき
る。
リード下方を薄いベースフィルムで気密に覆うようにし
て、半導体チップ下方を覆う部材の厚さを薄く形成でき
る。
【００１６】また、ダムテープ上に放熱リングを備えた
第１の半導体装置にあっては、半導体チップが発する熱
をその周囲の上記放熱リングを介して半導体装置外部に
効率良く放散させることができる。
第１の半導体装置にあっては、半導体チップが発する熱
をその周囲の上記放熱リングを介して半導体装置外部に
効率良く放散させることができる。
【００１７】また、半導体チップとその上方を覆うキャ
ップとの間に高熱放散性部材を介在させた第２の半導体
装置にあっては、半導体チップが発する熱を上記高熱放
散性部材とそれに連なるキャップとを介して半導体装置
外部に効率良く放散させることができる。
ップとの間に高熱放散性部材を介在させた第２の半導体
装置にあっては、半導体チップが発する熱を上記高熱放
散性部材とそれに連なるキャップとを介して半導体装置
外部に効率良く放散させることができる。
【００１８】また、ダムテープ内方のリードパターン上
に絶縁層を介して電源用又はグランド用のプレーンを備
えた第１、第２の半導体装置にあっては、それらの電源
用又はグランド用の広いプレーンを通して、半導体チッ
プの電源電極に電源電力を電源バウンス少なく供給した
り、半導体チップのグランド電極をグランドバウンス少
なく接地したりできる。
に絶縁層を介して電源用又はグランド用のプレーンを備
えた第１、第２の半導体装置にあっては、それらの電源
用又はグランド用の広いプレーンを通して、半導体チッ
プの電源電極に電源電力を電源バウンス少なく供給した
り、半導体チップのグランド電極をグランドバウンス少
なく接地したりできる。
【００１９】
【実施例】次に、本発明の実施例を図面に従い説明す
る。図１ないし図７は本発明の第１の半導体装置の好適
な実施例を示し、図１又は図２はその正面断面図、図３
はその裏面図、図４はそのリードパターン周辺の平面
図、図５はそのダムテープ周辺の平面図、図６は図５の
Ａ−Ａ断面図、図７はその透孔周辺の拡大裏面図を示し
ている。以下に、この半導体装置を説明する。
る。図１ないし図７は本発明の第１の半導体装置の好適
な実施例を示し、図１又は図２はその正面断面図、図３
はその裏面図、図４はそのリードパターン周辺の平面
図、図５はそのダムテープ周辺の平面図、図６は図５の
Ａ−Ａ断面図、図７はその透孔周辺の拡大裏面図を示し
ている。以下に、この半導体装置を説明する。
【００２０】図において、１０は、ほぼ方形状をした絶
縁性のベースフィルムであって、ポリイミドフィルム等
の耐熱性フィルムで形成している。
縁性のベースフィルムであって、ポリイミドフィルム等
の耐熱性フィルムで形成している。
【００２１】ベースフィルム１０上面には、図４に示し
たように、細帯状のリードを複数本ほぼ放射状に並べて
なるリードパターン２０を気密に接合している。
たように、細帯状のリードを複数本ほぼ放射状に並べて
なるリードパターン２０を気密に接合している。
【００２２】リードパターン２０には、リードフレーム
のリードパターンをそのまま使用している。そして、そ
のリードパターン２０をベースフィルム１０上面に絶縁
性の接着剤（図示せず）を用いて気密に接合している。
のリードパターンをそのまま使用している。そして、そ
のリードパターン２０をベースフィルム１０上面に絶縁
性の接着剤（図示せず）を用いて気密に接合している。
【００２３】又は、ベースフィルム１０とリードパター
ン２０とに、フイルムキャリアのポリイミド製等の絶縁
性フィルムとそのフィルム上面に気密に接合した導体線
路パターンとをそれぞれ用いている。
ン２０とに、フイルムキャリアのポリイミド製等の絶縁
性フィルムとそのフィルム上面に気密に接合した導体線
路パターンとをそれぞれ用いている。
【００２４】リードパターン中途部２２は、図４に示し
たように、円形状等に膨出させている。
たように、円形状等に膨出させている。
【００２５】又は、リードパターン中途部２２を太幅に
形成している。
形成している。
【００２６】リードパターン中途部２２直下のベースフ
ィルム１０部分には、図３に示したように、円形状等の
透孔１２を設けている。
ィルム１０部分には、図３に示したように、円形状等の
透孔１２を設けている。
【００２７】透孔１２内底部に露出したリードパターン
２０部分には、図１、図２又は図３に示したように、ほ
ぼ半球状をしたはんだバンプ３０をベースフィルム１０
下方に突出させて形成している。このはんだバンプ３０
は、リードパターン２０を接合したベースフィルム１０
下面をはんだ浴に浸漬して、透孔１２内底部に露出した
リードパターン２０部分にはんだを付着させて形成して
いる。
２０部分には、図１、図２又は図３に示したように、ほ
ぼ半球状をしたはんだバンプ３０をベースフィルム１０
下方に突出させて形成している。このはんだバンプ３０
は、リードパターン２０を接合したベースフィルム１０
下面をはんだ浴に浸漬して、透孔１２内底部に露出した
リードパターン２０部分にはんだを付着させて形成して
いる。
【００２８】リードパターン２０内方には、図１又は図
４に示したように、半導体チップ４０を備えて、半導体
チップの電極４２をその周辺のリードパターン２０内端
にワイヤ４４を介して接続している。
４に示したように、半導体チップ４０を備えて、半導体
チップの電極４２をその周辺のリードパターン２０内端
にワイヤ４４を介して接続している。
【００２９】又は、図２に示したように、リードパター
ン２０内方に半導体チップ４０を反転させた状態で備え
て、その半導体チップ上面の電極４２をその周辺のリー
ドパターン２０内端にギャングボンディング法等により
直接に接続している。
ン２０内方に半導体チップ４０を反転させた状態で備え
て、その半導体チップ上面の電極４２をその周辺のリー
ドパターン２０内端にギャングボンディング法等により
直接に接続している。
【００３０】半導体チップ４０は、図１に示したよう
に、ベースフィルム１０上に直接に搭載したり、図２に
示したように、ベースフィルム１０上方に浮かせたり、
又はベースフィルム１０上に金属製等のヒートシンク
（図示せず）を介して搭載したりしている。
に、ベースフィルム１０上に直接に搭載したり、図２に
示したように、ベースフィルム１０上方に浮かせたり、
又はベースフィルム１０上に金属製等のヒートシンク
（図示せず）を介して搭載したりしている。
【００３１】半導体チップ４０周囲のリードパターン２
０とベースフィルム１０とには、図５又は図６に示した
ように、リング状をした絶縁性のダムテープ５０を、リ
ードパターン２０内端を残して、絶縁性の接着剤５２を
用いて連続して気密に接合している。
０とベースフィルム１０とには、図５又は図６に示した
ように、リング状をした絶縁性のダムテープ５０を、リ
ードパターン２０内端を残して、絶縁性の接着剤５２を
用いて連続して気密に接合している。
【００３２】その際には、図７に示したように、透孔１
２の外径がリードパターン中途部２２の幅より大きく
て、透孔１２内周縁とリードパターン中途部２２外周縁
との間に隙間２４があく場合には、上記ダムテープ５０
で透孔１２をその上面側から塞ぐようにしている。
２の外径がリードパターン中途部２２の幅より大きく
て、透孔１２内周縁とリードパターン中途部２２外周縁
との間に隙間２４があく場合には、上記ダムテープ５０
で透孔１２をその上面側から塞ぐようにしている。
【００３３】ダムテープ５０内方の半導体チップ４０と
その電極４２を接続したリードパターン２０内端周辺を
含むベースフィルム１０上は、図１又は図２に示したよ
うに、樹脂６０で連続して気密に覆っていて、それらの
半導体チップ４０とリードパターン２０内端周辺とを共
に樹脂６０に気密に封止している。
その電極４２を接続したリードパターン２０内端周辺を
含むベースフィルム１０上は、図１又は図２に示したよ
うに、樹脂６０で連続して気密に覆っていて、それらの
半導体チップ４０とリードパターン２０内端周辺とを共
に樹脂６０に気密に封止している。
【００３４】ダムテープ５０内方のベースフィルム１０
上を樹脂６０で覆う際には、ダムテープ５０で樹脂６０
が隣合うリードパターン２０間の隙間を通してリードパ
ターン２０外方に漏れ出すのを防いでいる。
上を樹脂６０で覆う際には、ダムテープ５０で樹脂６０
が隣合うリードパターン２０間の隙間を通してリードパ
ターン２０外方に漏れ出すのを防いでいる。
【００３５】図１ないし図７に示した第１の半導体装置
は、以上のように構成していて、この第１の半導体装置
は、リードパターン中途部２２をはんだバンプ３０を用
いて基板の接続パッド（図示せず）にはんだ付け接続す
ることにより、樹脂６０に封止した半導体チップの電極
４２を、それを接続したリードパターン２０とそれに形
成したはんだバンプ３０とを介して、基板の接続パッド
に接続して、基板に表面実装できる。
は、以上のように構成していて、この第１の半導体装置
は、リードパターン中途部２２をはんだバンプ３０を用
いて基板の接続パッド（図示せず）にはんだ付け接続す
ることにより、樹脂６０に封止した半導体チップの電極
４２を、それを接続したリードパターン２０とそれに形
成したはんだバンプ３０とを介して、基板の接続パッド
に接続して、基板に表面実装できる。
【００３６】図８は本発明の第１の半導体装置の他の好
適な実施例を示し、詳しくはその正面断面図を示してい
る。以下に、この半導体装置を説明する。
適な実施例を示し、詳しくはその正面断面図を示してい
る。以下に、この半導体装置を説明する。
【００３７】図の半導体装置では、ダムテープ５０上
に、金属等からなる放熱リング７０を備えている。放熱
リング７０は、両面接着テープ７２又は接着剤（図示せ
ず）等を用いてダムテープ５０上面に接合している。そ
して、半導体チップ４０が発する熱をその周囲の放熱リ
ング７０を介して半導体装置外部に効率良く放散させる
ことができるようにしている。
に、金属等からなる放熱リング７０を備えている。放熱
リング７０は、両面接着テープ７２又は接着剤（図示せ
ず）等を用いてダムテープ５０上面に接合している。そ
して、半導体チップ４０が発する熱をその周囲の放熱リ
ング７０を介して半導体装置外部に効率良く放散させる
ことができるようにしている。
【００３８】その他は、前述図１ないし図７に示した第
１の半導体装置と同様に構成していて、その作用も前述
図１ないし図７に示した第１の半導体装置と同様であ
る。
１の半導体装置と同様に構成していて、その作用も前述
図１ないし図７に示した第１の半導体装置と同様であ
る。
【００３９】図９は本発明の第２の半導体装置の好適な
実施例を示し、詳しくはその正面断面図を示している。
以下に、この半導体装置を説明する。
実施例を示し、詳しくはその正面断面図を示している。
以下に、この半導体装置を説明する。
【００４０】図の半導体装置では、ダムテープ５０上面
にリング状をしたシールリング８０を気密に接合してい
る。詳しくは、ダムテープ５０上面にシールリング８０
を絶縁性の両面接着テープ８２又は接着剤（図示せず）
等を用いて気密に接合している。
にリング状をしたシールリング８０を気密に接合してい
る。詳しくは、ダムテープ５０上面にシールリング８０
を絶縁性の両面接着テープ８２又は接着剤（図示せず）
等を用いて気密に接合している。
【００４１】半導体チップ４０上方は、平板状をしたキ
ャップ９０で連続して気密に覆っていて、キャップ９０
周囲をシールリング８０上面に気密に接合している。詳
しくは、キャップ９０周囲をシールリング８０上面に絶
縁性の両面接着テープ９２又は接着剤（図示せず）等を
用いて気密に接合している。
ャップ９０で連続して気密に覆っていて、キャップ９０
周囲をシールリング８０上面に気密に接合している。詳
しくは、キャップ９０周囲をシールリング８０上面に絶
縁性の両面接着テープ９２又は接着剤（図示せず）等を
用いて気密に接合している。
【００４２】その他は、前述図１ないし図７に示した第
１の半導体装置と同様に構成している。
１の半導体装置と同様に構成している。
【００４３】この第２の半導体装置は、リードパターン
中途部２２をはんだバンプ３０を用いて基板の接続パッ
ド（図示せず）にはんだ付け接続することにより、ベー
スフィルム１０とダムテープ５０とシールリング８０と
キャップ９０等とで囲まれた空間４６内に封入した半導
体チップ４０の電極４２を、それを接続したリードパタ
ーン２０とそれに形成したはんだバンプ３０とを介し
て、基板の接続パッドに接続して、基板に表面実装でき
る。
中途部２２をはんだバンプ３０を用いて基板の接続パッ
ド（図示せず）にはんだ付け接続することにより、ベー
スフィルム１０とダムテープ５０とシールリング８０と
キャップ９０等とで囲まれた空間４６内に封入した半導
体チップ４０の電極４２を、それを接続したリードパタ
ーン２０とそれに形成したはんだバンプ３０とを介し
て、基板の接続パッドに接続して、基板に表面実装でき
る。
【００４４】図１０、図１１又は図１２は本発明の第２
の半導体装置の他の好適な実施例を示し、詳しくはその
正面断面図を示している。以下に、この半導体装置を説
明する。
の半導体装置の他の好適な実施例を示し、詳しくはその
正面断面図を示している。以下に、この半導体装置を説
明する。
【００４５】図の半導体装置では、半導体チップ４０と
その上方を覆うキャップ９０との間に高熱放散性部材１
００を介在させている。
その上方を覆うキャップ９０との間に高熱放散性部材１
００を介在させている。
【００４６】詳しくは、図１０に示したように、半導体
チップ４０上面に溶融させた樹脂を所定量ポッテイング
した後、半導体チップ４０上方をキャップ９０で覆うよ
うにして、半導体チップ４０とキャップ９０下面との間
に樹脂１０２を柱状に介在させている。
チップ４０上面に溶融させた樹脂を所定量ポッテイング
した後、半導体チップ４０上方をキャップ９０で覆うよ
うにして、半導体チップ４０とキャップ９０下面との間
に樹脂１０２を柱状に介在させている。
【００４７】又は、図１１に示したように、シールリン
グ８０内側に樹脂を充填した状態でキャップ９０を被せ
るようにして、半導体チップ４０とキャップ９０下面と
の間に樹脂１０２を広く介在させている。
グ８０内側に樹脂を充填した状態でキャップ９０を被せ
るようにして、半導体チップ４０とキャップ９０下面と
の間に樹脂１０２を広く介在させている。
【００４８】又は、図１２に示したように、半導体チッ
プ４０上面に高熱放散性の金属等からなるペレット１０
４を搭載した状態で、半導体チップ４０上方をキャップ
９０で覆っている。そして、半導体チップ４０とキャッ
プ９０下面との間に高熱放散性のペレット１０４を介在
させている。ペレット１０４の上下面は、両面接着テー
プ１０６又は接着剤（図示せず）等を介して、キャップ
９０下面と半導体チップ４０上面とにそれぞれ接合して
いる。
プ４０上面に高熱放散性の金属等からなるペレット１０
４を搭載した状態で、半導体チップ４０上方をキャップ
９０で覆っている。そして、半導体チップ４０とキャッ
プ９０下面との間に高熱放散性のペレット１０４を介在
させている。ペレット１０４の上下面は、両面接着テー
プ１０６又は接着剤（図示せず）等を介して、キャップ
９０下面と半導体チップ４０上面とにそれぞれ接合して
いる。
【００４９】これらの第２の半導体装置では、半導体チ
ップ４０が発する熱を上記樹脂１０２又はペレット１０
４とキャップ９０とを介して半導体装置外部に効率良く
放散させることができる。
ップ４０が発する熱を上記樹脂１０２又はペレット１０
４とキャップ９０とを介して半導体装置外部に効率良く
放散させることができる。
【００５０】その他は前述図９に示した第２の半導体装
置と同様に構成していて、その作用も前述図９に示した
第２の半導体装置と同様である。
置と同様に構成していて、その作用も前述図９に示した
第２の半導体装置と同様である。
【００５１】図１３、図１４、図１５又は図１６は本発
明の第１又は第２の半導体装置のもう一つの好適な実施
例を示し、詳しくはその正面断面図を示している。以下
に、この半導体装置を説明する。
明の第１又は第２の半導体装置のもう一つの好適な実施
例を示し、詳しくはその正面断面図を示している。以下
に、この半導体装置を説明する。
【００５２】図の半導体装置では、ダムテープ５０を細
幅に形成して、そのダムテープ５０内方のリードパター
ン２０上に絶縁層１１２を介して電源用又はグランド用
のプレーン１１０を１層又は２層以上備えている。
幅に形成して、そのダムテープ５０内方のリードパター
ン２０上に絶縁層１１２を介して電源用又はグランド用
のプレーン１１０を１層又は２層以上備えている。
【００５３】詳しくは、図１３に示した第１の半導体装
置又は図１５に示した第２の半導体装置にあっては、半
導体チップ４０周囲のリードパターン２０上に、絶縁性
の両面接着テープ等からなる絶縁層１１２を介して、１
層の電源用又はグランド用のプレーン１１０をリング状
に備えている。プレーン１１０は、その下方の電源用又
はグランド用のリードパターン２０と半導体チップの電
源電極４２又はグランド電極４２とに、ワイヤ４４、プ
レーン１１０から延出した補助リード（図示せず）又は
リードパターン２０直上の絶縁層１１２に上下に貫通し
て備えたホール内周面に導体層を備えてなるヴィア１１
４を介してそれぞれ接続している。そして、プレーン１
１０を通して電源電力を電源用のリードパターン２０か
ら半導体チップの電源電極４２に供給したり、プレーン
１１０を介して半導体チップのグランド電極４２をグラ
ンド用のリードパターン２０に接続して接地したりでき
るようにしている。
置又は図１５に示した第２の半導体装置にあっては、半
導体チップ４０周囲のリードパターン２０上に、絶縁性
の両面接着テープ等からなる絶縁層１１２を介して、１
層の電源用又はグランド用のプレーン１１０をリング状
に備えている。プレーン１１０は、その下方の電源用又
はグランド用のリードパターン２０と半導体チップの電
源電極４２又はグランド電極４２とに、ワイヤ４４、プ
レーン１１０から延出した補助リード（図示せず）又は
リードパターン２０直上の絶縁層１１２に上下に貫通し
て備えたホール内周面に導体層を備えてなるヴィア１１
４を介してそれぞれ接続している。そして、プレーン１
１０を通して電源電力を電源用のリードパターン２０か
ら半導体チップの電源電極４２に供給したり、プレーン
１１０を介して半導体チップのグランド電極４２をグラ
ンド用のリードパターン２０に接続して接地したりでき
るようにしている。
【００５４】図１４に示した第１の半導体装置又は図１
６に示した第２の半導体装置にあっては、半導体チップ
４０周囲のリードパターン２０上に、絶縁性の両面接着
テープ等からなる絶縁層１１２を介して、電源用とグラ
ンド用のプレーン１１０を２層以上（図では、２層とし
ている）リング状に積層した状態でそれぞれ備えてい
る。電源用のプレーン１１０は、その下方の電源用のリ
ードパターン２０と半導体チップの電源電極４２とに上
記と同様にしてワイヤ４４、補助リード又はヴィア１１
４を介して接続している。そして、電源用のプレーン１
１０を通して電源電力を電源用のリードパターン２０か
ら半導体チップの電源電極４２に供給できるようにして
いる。グランド用のプレーン１１０は、その下方のグラ
ンド用のリードパターン２０と半導体チップ４０のグラ
ンド電極４２とに上記と同様にしてワイヤ４４、補助リ
ード又はヴィア１１４を介して接続している。そして、
グランド用のプレーン１１０を介して半導体チップのグ
ランド電極４２をグランド用のリードパターン２０に接
続して接地できるようにしている。
６に示した第２の半導体装置にあっては、半導体チップ
４０周囲のリードパターン２０上に、絶縁性の両面接着
テープ等からなる絶縁層１１２を介して、電源用とグラ
ンド用のプレーン１１０を２層以上（図では、２層とし
ている）リング状に積層した状態でそれぞれ備えてい
る。電源用のプレーン１１０は、その下方の電源用のリ
ードパターン２０と半導体チップの電源電極４２とに上
記と同様にしてワイヤ４４、補助リード又はヴィア１１
４を介して接続している。そして、電源用のプレーン１
１０を通して電源電力を電源用のリードパターン２０か
ら半導体チップの電源電極４２に供給できるようにして
いる。グランド用のプレーン１１０は、その下方のグラ
ンド用のリードパターン２０と半導体チップ４０のグラ
ンド電極４２とに上記と同様にしてワイヤ４４、補助リ
ード又はヴィア１１４を介して接続している。そして、
グランド用のプレーン１１０を介して半導体チップのグ
ランド電極４２をグランド用のリードパターン２０に接
続して接地できるようにしている。
【００５５】これらの半導体装置では、電源用の広いプ
レーン１１０を通して、その下方の電源用のリードパタ
ーン２０から半導体チップの電源電極４２に電源電力を
電源バウンス少なく供給したり、グランド用の広いプレ
ーン１１０を介して、半導体チップのグランド電極４２
をグランド用のリードパターン２０にグランドバウンス
少なく接地したりできる。
レーン１１０を通して、その下方の電源用のリードパタ
ーン２０から半導体チップの電源電極４２に電源電力を
電源バウンス少なく供給したり、グランド用の広いプレ
ーン１１０を介して、半導体チップのグランド電極４２
をグランド用のリードパターン２０にグランドバウンス
少なく接地したりできる。
【００５６】その他は、前述図１ないし図７に示した第
１の半導体装置又は図９に示した第２の半導体装置と同
様に構成していて、その作用も前述図１ないし図７に示
した第１の半導体装置又は図９に示した第２の半導体装
置と同様である。
１の半導体装置又は図９に示した第２の半導体装置と同
様に構成していて、その作用も前述図１ないし図７に示
した第１の半導体装置又は図９に示した第２の半導体装
置と同様である。
【００５７】
【発明の効果】以上説明したように、本発明の第１、第
２の半導体装置によれば、半導体装置外部にアウターリ
ード部を延出せずに、その周囲径を小さく形成できる。
それと共に、半導体チップ下方を薄いベースフィルムで
覆って、その丈を低く抑えることができる。そして、半
導体装置をコンパクト化できる。
２の半導体装置によれば、半導体装置外部にアウターリ
ード部を延出せずに、その周囲径を小さく形成できる。
それと共に、半導体チップ下方を薄いベースフィルムで
覆って、その丈を低く抑えることができる。そして、半
導体装置をコンパクト化できる。
【００５８】また、ベースフィルムの透孔内底部に露出
したリードパターン部分をはんだバンプを用いて基板の
接続パッドにはんだ付け接続できる。そして、半導体装
置に封止したり封入したりした半導体チップの電極を、
それを接続したリードパターンとそれに形成したはんだ
バンプとを介して、基板の接続パッドに接続して、半導
体装置を丈低くコンパクトに基板に表面実装できる。
したリードパターン部分をはんだバンプを用いて基板の
接続パッドにはんだ付け接続できる。そして、半導体装
置に封止したり封入したりした半導体チップの電極を、
それを接続したリードパターンとそれに形成したはんだ
バンプとを介して、基板の接続パッドに接続して、半導
体装置を丈低くコンパクトに基板に表面実装できる。
【図１】本発明の第１の半導体装置の正面断面図であ
る。
る。
【図２】本発明の第１の半導体装置の正面断面図であ
る。
る。
【図３】本発明の第１の半導体装置の裏面図である。
【図４】本発明の第１の半導体装置のリードパターン周
辺の平面図である。
辺の平面図である。
【図５】本発明の第１の半導体装置のダムテープ周辺の
平面図である。
平面図である。
【図６】図５のＡ−Ａ断面図である。
【図７】本発明の第１の半導体装置の透孔周辺の拡大平
面図である。
面図である。
【図８】本発明の第１の半導体装置の正面断面図であ
る。
る。
【図９】本発明の第２の半導体装置の正面断面図であ
る。
る。
【図１０】本発明の第２の半導体装置の正面断面図であ
る。
る。
【図１１】本発明の第２の半導体装置の正面断面図であ
る。
る。
【図１２】本発明の第２の半導体装置の正面断面図であ
る。
る。
【図１３】本発明の第１の半導体装置の正面断面図であ
る。
る。
【図１４】本発明の第１の半導体装置の正面断面図であ
る。
る。
【図１５】本発明の第２の半導体装置の正面断面図であ
る。
る。
【図１６】本発明の第２の半導体装置の正面断面図であ
る。
る。
１０ ベースフィルム １２ 透孔 ２０ リードパターン ２２ リードパターン中途部 ３０ はんだバンプ ４０ 半導体チップ ４２ 電極 ５０ ダムテープ ５２ 絶縁性の接着剤 ６０ 樹脂 ７０ 放熱リング ８０ シールリング ９０ キャップ １００ 高熱放散性部材 １１０ プレーン １１２ 絶縁層
Claims (7)
- 【請求項１】 絶縁性のベースフィルム上面にリードパ
ターンを備えて、そのリードパターン直下の前記ベース
フィルム部分に設けた透孔内底部に露出した前記リード
パターン部分にはんだバンプを前記ベースフィルム下方
に突出させて形成すると共に、前記リードパターン内方
に半導体チップを備えて、その半導体チップの電極を前
記リードパターン内端に接続し、かつ、前記半導体チッ
プ周囲の前記リードパターンとベースフィルムとに絶縁
性のダムテープを絶縁性の接着剤を用いて連続して気密
に接合すると共に、そのダムテープ内方の前記半導体チ
ップを含む前記ベースフィルム上を樹脂で気密に覆った
ことを特徴とする半導体装置。 - 【請求項２】 ダムテープ上に放熱リングを備えた請求
項１記載の半導体装置。 - 【請求項３】 絶縁性のベースフィルム上面にリードパ
ターンを備えて、そのリードパターン直下の前記ベース
フィルム部分に設けた透孔内底部に露出した前記リード
パターン部分にはんだバンプを前記ベースフィルム下方
に突出させて形成すると共に、前記リードパターン内方
に半導体チップを備えて、その半導体チップの電極を前
記リードパターン内端に接続し、かつ、前記半導体チッ
プ周囲の前記リードパターンとベースフィルムとに絶縁
性のダムテープを絶縁性の接着剤を用いて連続して気密
に接合すると共に、そのダムテープ上面にシールリング
を気密に接合して、そのシールリング上面に前記半導体
チップ上方を覆うキャップを気密に接合したことを特徴
とする半導体装置。 - 【請求項４】 半導体チップとその上方を覆うキャップ
との間に、高熱放散性部材を介在させた請求項３記載の
半導体装置。 - 【請求項５】 ダムテープ内方のリードパターン上に絶
縁層を介して電源用又はグランド用のプレーンを備えた
請求項１、２、３又は４記載の半導体装置。 - 【請求項６】 リードパターンに、リードフレームのリ
ードパターンを用いた請求項１、２、３、４又は５記載
の半導体装置。 - 【請求項７】 ベースフィルムとリードパターンとに、
フイルムキャリアの絶縁性フィルムとその上面に備えた
導体線路パターンとをそれぞれ用いた請求項１、２、
３、４又は５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10933492A JP3480950B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置と半導体装置用フイルムキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10933492A JP3480950B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置と半導体装置用フイルムキャリア |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200357A Division JP3640625B2 (ja) | 2001-07-02 | 2001-07-02 | 半導体装置と半導体装置用フイルムキャリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283460A true JPH05283460A (ja) | 1993-10-29 |
| JP3480950B2 JP3480950B2 (ja) | 2003-12-22 |
Family
ID=14507597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10933492A Expired - Fee Related JP3480950B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体装置と半導体装置用フイルムキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480950B2 (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008841A1 (en) * | 1994-09-16 | 1996-03-21 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| JPH0878472A (ja) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | 半導体装置用基体および半導体装置 |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| EP0690497A3 (en) * | 1994-06-30 | 1997-06-11 | Motorola Inc | Semiconductor device and manufacturing method |
| US5866948A (en) * | 1995-07-18 | 1999-02-02 | Hitachi Cable, Ltd. | Interposer for semiconductor device |
| US5969426A (en) * | 1994-12-14 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Substrateless resin encapsulated semiconductor device |
| US6331451B1 (en) * | 1999-11-05 | 2001-12-18 | Amkor Technology, Inc. | Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages |
| US6333211B1 (en) | 1998-08-26 | 2001-12-25 | Shinko Electric Industries, Co., Ltd. | Process for manufacturing a premold type semiconductor package using support pins in the mold and external connector bumps |
| US6396159B1 (en) | 1997-06-27 | 2002-05-28 | Nec Corporation | Semiconductor device |
| US6580159B1 (en) | 1999-11-05 | 2003-06-17 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
| US6847099B1 (en) | 2003-02-05 | 2005-01-25 | Amkor Technology Inc. | Offset etched corner leads for semiconductor package |
| US8154111B2 (en) | 1999-12-16 | 2012-04-10 | Amkor Technology, Inc. | Near chip size semiconductor package |
| US8691632B1 (en) | 2002-11-08 | 2014-04-08 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US8866278B1 (en) | 2011-10-10 | 2014-10-21 | Amkor Technology, Inc. | Semiconductor device with increased I/O configuration |
| US8900995B1 (en) | 2010-10-05 | 2014-12-02 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
| US8981572B1 (en) | 2011-11-29 | 2015-03-17 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
| US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
| US9082833B1 (en) | 2011-01-06 | 2015-07-14 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
| US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
| US9159672B1 (en) | 2010-08-02 | 2015-10-13 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
| US9324614B1 (en) | 2010-04-06 | 2016-04-26 | Amkor Technology, Inc. | Through via nub reveal method and structure |
| US9631481B1 (en) | 2011-01-27 | 2017-04-25 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
| US9673122B2 (en) | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
| US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| US9704725B1 (en) | 2012-03-06 | 2017-07-11 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
| US10811341B2 (en) | 2009-01-05 | 2020-10-20 | Amkor Technology Singapore Holding Pte Ltd. | Semiconductor device with through-mold via |
-
1992
- 1992-04-02 JP JP10933492A patent/JP3480950B2/ja not_active Expired - Fee Related
Cited By (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690497A3 (en) * | 1994-06-30 | 1997-06-11 | Motorola Inc | Semiconductor device and manufacturing method |
| JPH0878472A (ja) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | 半導体装置用基体および半導体装置 |
| KR100360077B1 (ko) * | 1994-09-16 | 2003-01-15 | 내셔널 세미콘덕터 코포레이션 | 전도성트레이스와리드프레임리드를결합하는고밀도집적회로조립체 |
| US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996008841A1 (en) * | 1994-09-16 | 1996-03-21 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| US5969426A (en) * | 1994-12-14 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Substrateless resin encapsulated semiconductor device |
| US6071755A (en) * | 1994-12-14 | 2000-06-06 | Mitsubushi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| KR100299560B1 (ko) * | 1995-03-20 | 2001-11-22 | 클라크 3세 존 엠. | 리드프레임리드와도전성트레이스를조합한고밀도집적회로어셈블리 |
| US5866948A (en) * | 1995-07-18 | 1999-02-02 | Hitachi Cable, Ltd. | Interposer for semiconductor device |
| US6031292A (en) * | 1995-07-18 | 2000-02-29 | Hitachi Cable, Ltd. | Semiconductor device, interposer for semiconductor device |
| US6396159B1 (en) | 1997-06-27 | 2002-05-28 | Nec Corporation | Semiconductor device |
| US6333211B1 (en) | 1998-08-26 | 2001-12-25 | Shinko Electric Industries, Co., Ltd. | Process for manufacturing a premold type semiconductor package using support pins in the mold and external connector bumps |
| US6577000B2 (en) | 1998-08-26 | 2003-06-10 | Shinko Electric Industries Co., Ld. | Premold type semiconductor package |
| US6331451B1 (en) * | 1999-11-05 | 2001-12-18 | Amkor Technology, Inc. | Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages |
| US6580159B1 (en) | 1999-11-05 | 2003-06-17 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
| US6833609B1 (en) | 1999-11-05 | 2004-12-21 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
| US8154111B2 (en) | 1999-12-16 | 2012-04-10 | Amkor Technology, Inc. | Near chip size semiconductor package |
| US9054117B1 (en) | 2002-11-08 | 2015-06-09 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US8691632B1 (en) | 2002-11-08 | 2014-04-08 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US10665567B1 (en) | 2002-11-08 | 2020-05-26 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US8952522B1 (en) | 2002-11-08 | 2015-02-10 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US9871015B1 (en) | 2002-11-08 | 2018-01-16 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US9406645B1 (en) | 2002-11-08 | 2016-08-02 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| US6847099B1 (en) | 2003-02-05 | 2005-01-25 | Amkor Technology Inc. | Offset etched corner leads for semiconductor package |
| US10811341B2 (en) | 2009-01-05 | 2020-10-20 | Amkor Technology Singapore Holding Pte Ltd. | Semiconductor device with through-mold via |
| US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
| US10546833B2 (en) | 2009-12-07 | 2020-01-28 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| US9324614B1 (en) | 2010-04-06 | 2016-04-26 | Amkor Technology, Inc. | Through via nub reveal method and structure |
| US9159672B1 (en) | 2010-08-02 | 2015-10-13 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
| US8900995B1 (en) | 2010-10-05 | 2014-12-02 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| US9082833B1 (en) | 2011-01-06 | 2015-07-14 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
| US9631481B1 (en) | 2011-01-27 | 2017-04-25 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
| US9978695B1 (en) | 2011-01-27 | 2018-05-22 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands and method |
| US8866278B1 (en) | 2011-10-10 | 2014-10-21 | Amkor Technology, Inc. | Semiconductor device with increased I/O configuration |
| US8981572B1 (en) | 2011-11-29 | 2015-03-17 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
| US9947623B1 (en) | 2011-11-29 | 2018-04-17 | Amkor Technology, Inc. | Semiconductor device comprising a conductive pad on a protruding-through electrode |
| US10410967B1 (en) | 2011-11-29 | 2019-09-10 | Amkor Technology, Inc. | Electronic device comprising a conductive pad on a protruding-through electrode |
| US9431323B1 (en) | 2011-11-29 | 2016-08-30 | Amkor Technology, Inc. | Conductive pad on protruding through electrode |
| US11043458B2 (en) | 2011-11-29 | 2021-06-22 | Amkor Technology Singapore Holding Pte. Ltd. | Method of manufacturing an electronic device comprising a conductive pad on a protruding-through electrode |
| US9704725B1 (en) | 2012-03-06 | 2017-07-11 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
| US10090228B1 (en) | 2012-03-06 | 2018-10-02 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
| US10014240B1 (en) | 2012-03-29 | 2018-07-03 | Amkor Technology, Inc. | Embedded component package and fabrication method |
| US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
| US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
| US9673122B2 (en) | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3480950B2 (ja) | 2003-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05283460A (ja) | 半導体装置 | |
| US5293301A (en) | Semiconductor device and lead frame used therein | |
| US5311060A (en) | Heat sink for semiconductor device assembly | |
| US6707141B2 (en) | Multi-chip module substrate for use with leads-over chip type semiconductor devices | |
| US5615089A (en) | BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate | |
| US6853070B2 (en) | Die-down ball grid array package with die-attached heat spreader and method for making the same | |
| JP2828053B2 (ja) | 半導体装置 | |
| KR950030321A (ko) | 반도체장치 및 그 제조방법 및 기판 | |
| JP2744685B2 (ja) | 半導体装置 | |
| US6046495A (en) | Semiconductor device having a tab tape and a ground layer | |
| US4964019A (en) | Multilayer bonding and cooling of integrated circuit devices | |
| US7045902B2 (en) | Circuitized substrate for fixing solder beads on pads | |
| JP2001156251A (ja) | 半導体装置 | |
| JPH05198701A (ja) | 半導体装置用パッケージ | |
| JPH11243175A (ja) | 複合半導体装置 | |
| JPH09199629A (ja) | 半導体装置 | |
| US5200642A (en) | Internal capacitor arrangement for semiconductor device assembly | |
| JPH05198696A (ja) | 半導体チップの実装構造 | |
| JPH03280453A (ja) | 半導体装置及びその製造方法 | |
| JP3640625B2 (ja) | 半導体装置と半導体装置用フイルムキャリア | |
| JPH0897336A (ja) | 半導体装置 | |
| KR100260996B1 (ko) | 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 | |
| KR100216063B1 (ko) | 메탈 볼 그리드 어레이 패키지 | |
| JPH0536889A (ja) | 半導体装置 | |
| JP2933830B2 (ja) | チップ部品の実装構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |