JP2744685B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体装置、特に、半導体素子等を樹脂
封止する樹脂封止型の半導体装置に関するものである。
封止する樹脂封止型の半導体装置に関するものである。
[従来の技術] 第5図は従来の半導体装置を示す平面図であり、図に
おいて、半導体素子(1)はその周縁部に多数の電極
(2)を有し、ダイパッド(3)上に搭載されている。
半導体素子(1)の周囲には内部リード(4)が設けら
れており、この内部リード(4)と半導体素子(1)の
電極(2)とは金属細線例えばAu線(5)によって接続
されている。上記半導体素子(1)、内部リード(4)
等の各部材は、内部リード(4)の外端部を残して封止
樹脂で封止され、パッケージ本体(6)となる。なお、
第5図においては、封止樹脂の図示は省略してある。
おいて、半導体素子(1)はその周縁部に多数の電極
(2)を有し、ダイパッド(3)上に搭載されている。
半導体素子(1)の周囲には内部リード(4)が設けら
れており、この内部リード(4)と半導体素子(1)の
電極(2)とは金属細線例えばAu線(5)によって接続
されている。上記半導体素子(1)、内部リード(4)
等の各部材は、内部リード(4)の外端部を残して封止
樹脂で封止され、パッケージ本体(6)となる。なお、
第5図においては、封止樹脂の図示は省略してある。
従来の半導体装置は上述したように構成され、半導体
装置の動作時には、半導体素子(1)から熱が発生し、
この熱は内部リード(4)及びパッケージ本体(6)を
通して半導体装置の外部へ拡散する。
装置の動作時には、半導体素子(1)から熱が発生し、
この熱は内部リード(4)及びパッケージ本体(6)を
通して半導体装置の外部へ拡散する。
[発明が解決しようとする課題] 上述したように半導体装置では、内部リード(4)の
数が増加するとパッケージ本体(6)のサイズが大きく
なるため、パッケージ本体(6)内の内部リード(4)
は長くかつ細くなる。このため、接地リード及び電源リ
ードのインダクタンスが大きくなり、高速動作時にスイ
ッチング雑音が発生し、誤動作が生じるという問題点が
あった。
数が増加するとパッケージ本体(6)のサイズが大きく
なるため、パッケージ本体(6)内の内部リード(4)
は長くかつ細くなる。このため、接地リード及び電源リ
ードのインダクタンスが大きくなり、高速動作時にスイ
ッチング雑音が発生し、誤動作が生じるという問題点が
あった。
また、ピン数が増加すると、半導体素子(1)が高集
積変化するため発熱量が大きくなるが、パッケージ本体
(6)を構成するエポキシ樹脂等は熱伝導率が低いの
で、半導体素子(1)で発生した熱は効率良く外部へ放
出されずに半導体装置内に残ってしまう。このため、発
熱量の大きい半導体素子(1)を用いると、半導体素子
(1)が昇温して誤動作を起こす等、半導体装置の信頼
性が低下するという問題点があった。
積変化するため発熱量が大きくなるが、パッケージ本体
(6)を構成するエポキシ樹脂等は熱伝導率が低いの
で、半導体素子(1)で発生した熱は効率良く外部へ放
出されずに半導体装置内に残ってしまう。このため、発
熱量の大きい半導体素子(1)を用いると、半導体素子
(1)が昇温して誤動作を起こす等、半導体装置の信頼
性が低下するという問題点があった。
さらに、樹脂よりも熱伝導性が優れているセラミック
材で多層構造のパッケージ本体を形成した場合、半導体
装置の放熱性及び電気特性を向上させることはできる
が、セラミック材は著しく高価なために半導体装置の製
造コストが高くなるという問題点があった。
材で多層構造のパッケージ本体を形成した場合、半導体
装置の放熱性及び電気特性を向上させることはできる
が、セラミック材は著しく高価なために半導体装置の製
造コストが高くなるという問題点があった。
この発明は、このような問題点を解決するためになさ
れたもので、電気特性及び放熱性が優れ、しかも安価な
半導体装置を得ることを目的とする。
れたもので、電気特性及び放熱性が優れ、しかも安価な
半導体装置を得ることを目的とする。
[課題を解決するための手段] この発明に係る半導体装置は、パッケージ本体内に、
放熱体となる幅の広い接地リード又は電源リードを設け
たものである。
放熱体となる幅の広い接地リード又は電源リードを設け
たものである。
[作 用] この発明においては、パッケージ本体内に面積の大き
い接地リード又は電源リードが形成されているため、半
導体装置の電気系が低インダクタンスとなりその電気的
特性が改善されると共に、半導体素子で発生した熱は、
接地リード又は電源リードに効率良く伝導して半導体装
置の外部へ放出される。
い接地リード又は電源リードが形成されているため、半
導体装置の電気系が低インダクタンスとなりその電気的
特性が改善されると共に、半導体素子で発生した熱は、
接地リード又は電源リードに効率良く伝導して半導体装
置の外部へ放出される。
[実施例] 第1図はこの発明の一実施例による半導体装置を示す
平面図であり、(1)、(2)、(5)、(6)は上述
した従来の半導体装置におけるものと全く同一である。
この図において、例えばCu材からなるリードフレーム
は、接地リード(7)、電源リード(8)、信号リード
(9)及びリード(10)からなる。さらに、リードフレ
ームは2層のリードで構成されており、第1層目のリー
ドは、パッケージ本体(6)内で幅広く広がって形成さ
れた接地リード(7)及び電源リード(8)と、これら
接地リード(7)及び電源リード(8)の外側に形成さ
れた信号リード(9)とからなる。また、第2層目のリ
ードは、半導体素子(1)の周囲に設けられた絶縁基板
(11)上に形成されているリード(10)である。
平面図であり、(1)、(2)、(5)、(6)は上述
した従来の半導体装置におけるものと全く同一である。
この図において、例えばCu材からなるリードフレーム
は、接地リード(7)、電源リード(8)、信号リード
(9)及びリード(10)からなる。さらに、リードフレ
ームは2層のリードで構成されており、第1層目のリー
ドは、パッケージ本体(6)内で幅広く広がって形成さ
れた接地リード(7)及び電源リード(8)と、これら
接地リード(7)及び電源リード(8)の外側に形成さ
れた信号リード(9)とからなる。また、第2層目のリ
ードは、半導体素子(1)の周囲に設けられた絶縁基板
(11)上に形成されているリード(10)である。
接地リード(7)及び電源リード(8)は、半導体素
子(1)の放熱体となるように、パッケージ本体(6)
内で幅広い形状に形成されている。また、信号リード
(9)は接地リード(7)及び電源リード(8)の外周
に多数形成されており、信号リード(9)と半導体素子
(1)の電極(2)とは、リード(10)及びAu線(5)
により接続されている。なお、第1図では封止樹脂(6
a)の図示は省略してある。
子(1)の放熱体となるように、パッケージ本体(6)
内で幅広い形状に形成されている。また、信号リード
(9)は接地リード(7)及び電源リード(8)の外周
に多数形成されており、信号リード(9)と半導体素子
(1)の電極(2)とは、リード(10)及びAu線(5)
により接続されている。なお、第1図では封止樹脂(6
a)の図示は省略してある。
第2図は第1図に示した半導体装置の側面断面図であ
り、例えばポリイミドテープからなる絶縁基板(11)上
に多数のリード(10)が形成されている状態を示してい
る。
り、例えばポリイミドテープからなる絶縁基板(11)上
に多数のリード(10)が形成されている状態を示してい
る。
第3図は第1図及び第2図に示した半導体装置のリー
ド(10)及び絶縁基板(11)を示す概略斜視図であり、
第4図は同じく接地リード(7)、電源リード(8)及
び信号リード(9)を示す概略斜視図である。これらの
図において、絶縁基板(11)上に形成されたリード(1
0)の外端部は信号リード(9)に接続されている。ま
た、半導体素子(1)は接地リード(7)上に搭載され
ており、半導体素子(1)の電極(2)はリード(10)
の内端部にAu線(5)を介して接続されている。上記の
各部材は、第2図に示すように、例えばエポキシ樹脂か
らなる封止樹脂(6a)により封止され、信号リード
(9)の一部が露出したパッケージ本体(6)となる。
ド(10)及び絶縁基板(11)を示す概略斜視図であり、
第4図は同じく接地リード(7)、電源リード(8)及
び信号リード(9)を示す概略斜視図である。これらの
図において、絶縁基板(11)上に形成されたリード(1
0)の外端部は信号リード(9)に接続されている。ま
た、半導体素子(1)は接地リード(7)上に搭載され
ており、半導体素子(1)の電極(2)はリード(10)
の内端部にAu線(5)を介して接続されている。上記の
各部材は、第2図に示すように、例えばエポキシ樹脂か
らなる封止樹脂(6a)により封止され、信号リード
(9)の一部が露出したパッケージ本体(6)となる。
上述したように構成された半導体装置においては、半
導体装置の動作時に半導体素子(1)で発生した熱は、
主として熱伝導性の優れた接地リード(7)及び電源リ
ード(8)に伝導され、さらに半導体装置の外部に効率
良く伝導される。このため、消費電力の大きいすなわち
発熱量の多い半導体素子(1)を適用することが可能と
なる。また、接地リード(7)及び電源リード(8)の
面積が大きいため、電源から接地に通り抜ける半導体装
置内の電源系のインダクタンスを小さくすることができ
る。
導体装置の動作時に半導体素子(1)で発生した熱は、
主として熱伝導性の優れた接地リード(7)及び電源リ
ード(8)に伝導され、さらに半導体装置の外部に効率
良く伝導される。このため、消費電力の大きいすなわち
発熱量の多い半導体素子(1)を適用することが可能と
なる。また、接地リード(7)及び電源リード(8)の
面積が大きいため、電源から接地に通り抜ける半導体装
置内の電源系のインダクタンスを小さくすることができ
る。
[発明の効果] この発明は、以上説明したとおり、パッケージ本体内
に、放熱体となる幅の広い接地リード又は電源リードを
設けたので、放熱性、電気的特性に優れ、かつ安価な半
導体装置が得られるという効果を奏する。又、テープ状
絶縁基板上の多数のリードはリードフレームで作られる
信号線に比べてより微細加工が可能であり、半導体素子
の近くまで高密度に形成できるため、金属細線を短くし
て信頼性を向上しながら多ピン化できる。
に、放熱体となる幅の広い接地リード又は電源リードを
設けたので、放熱性、電気的特性に優れ、かつ安価な半
導体装置が得られるという効果を奏する。又、テープ状
絶縁基板上の多数のリードはリードフレームで作られる
信号線に比べてより微細加工が可能であり、半導体素子
の近くまで高密度に形成できるため、金属細線を短くし
て信頼性を向上しながら多ピン化できる。
第1図はこの発明の一実施例による半導体装置を示す平
面図、第2図は第1図に示した半導体装置の側面断面
図、第3図は第1図及び第2図に示した半導体装置のリ
ード及び絶縁基板を示す概略斜視図、第4図は第1図及
び第2図に示した半導体装置の接地リード、電源リード
及び信号リードを示す概略斜視図、第5図は従来の半導
体装置を示す平面図である。 図において、(1)は半導体素子、(2)は電極、
(5)はAu線、(6)はパッケージ本体、(6a)は封止
樹脂、(7)は接地リード、(8)は電源リード、
(9)は信号リード、(10)はリード、(11)は絶縁基
板である。 なお、各図中、同一符号は同一または相当部分を示す。
面図、第2図は第1図に示した半導体装置の側面断面
図、第3図は第1図及び第2図に示した半導体装置のリ
ード及び絶縁基板を示す概略斜視図、第4図は第1図及
び第2図に示した半導体装置の接地リード、電源リード
及び信号リードを示す概略斜視図、第5図は従来の半導
体装置を示す平面図である。 図において、(1)は半導体素子、(2)は電極、
(5)はAu線、(6)はパッケージ本体、(6a)は封止
樹脂、(7)は接地リード、(8)は電源リード、
(9)は信号リード、(10)はリード、(11)は絶縁基
板である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項1】パッケージ本体内で幅広く広がって形成さ
れた幅広部を有する接地リードと、上記幅広部の外周に
設けられた多数の信号リードと、上記接地リード上に載
置され多数の電極を有する半導体素子と、この半導体素
子の周囲に設けられたテープ状絶縁基板と、上記信号リ
ードの一部及びその他の上記各部材を封止してパッケー
ジ本体を形成する封止樹脂とを備え、上記接地リードと
信号リードとがリードフレームを出発材料として形成さ
れたことを特徴とする半導体装置。 - 【請求項2】パッケージ本体内で上記接地リードの幅広
部と隣接しそれと同一平面上に幅広く広がって形成され
た幅広部を有する電源リードとを備え、上記電源リード
の外周にも多数の信号リードが配置されている特許請求
の範囲第1項記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208213A JP2744685B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
FR9015784A FR2665799B1 (fr) | 1990-08-08 | 1990-12-17 | Dispositif semi-conducteur encapsule a evacuation thermique amelioree. |
US07/649,977 US5105257A (en) | 1990-08-08 | 1991-02-04 | Packaged semiconductor device and semiconductor device packaging element |
DE4126043A DE4126043C2 (de) | 1990-08-08 | 1991-08-06 | Gekapseltes Halbleiterbauelement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208213A JP2744685B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0492462A JPH0492462A (ja) | 1992-03-25 |
JP2744685B2 true JP2744685B2 (ja) | 1998-04-28 |
Family
ID=16552551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2208213A Expired - Lifetime JP2744685B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5105257A (ja) |
JP (1) | JP2744685B2 (ja) |
DE (1) | DE4126043C2 (ja) |
FR (1) | FR2665799B1 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2966067B2 (ja) * | 1990-09-04 | 1999-10-25 | 新光電気工業株式会社 | 多層リードフレーム |
JPH04280462A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | リードフレームおよびこのリードフレームを使用した半導体装置 |
JPH05136327A (ja) * | 1991-11-12 | 1993-06-01 | Toshiba Corp | 半導体パツケージ |
EP0551529B1 (en) * | 1991-12-19 | 1996-06-12 | International Business Machines Corporation | Method for replacing chips |
US5286999A (en) * | 1992-09-08 | 1994-02-15 | Texas Instruments Incorporated | Folded bus bar leadframe |
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US6114756A (en) | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
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US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
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USD721047S1 (en) * | 2013-03-07 | 2015-01-13 | Vlt, Inc. | Semiconductor device |
JP1563812S (ja) * | 2016-04-11 | 2016-11-21 | ||
JP1577511S (ja) * | 2016-11-15 | 2017-05-29 | ||
JP1580899S (ja) * | 2016-11-15 | 2017-07-10 | ||
JP1725616S (ja) * | 2022-02-25 | 2022-09-26 | 半導体モジュール |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4331831A (en) * | 1980-11-28 | 1982-05-25 | Bell Telephone Laboratories, Incorporated | Package for semiconductor integrated circuits |
JPS58107659A (ja) * | 1981-12-21 | 1983-06-27 | Seiko Keiyo Kogyo Kk | Icの実装装置 |
US4774635A (en) * | 1986-05-27 | 1988-09-27 | American Telephone And Telegraph Company At&T Bell Laboratories | Semiconductor package with high density I/O lead connection |
US4891687A (en) * | 1987-01-12 | 1990-01-02 | Intel Corporation | Multi-layer molded plastic IC package |
GB2199988B (en) * | 1987-01-12 | 1990-04-25 | Intel Corp | Multi-layer molded plastic ic package |
JPH01124244A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | リードフレーム |
US4972253A (en) * | 1988-06-27 | 1990-11-20 | Digital Equipment Corporation | Programmable ceramic high performance custom package |
-
1990
- 1990-08-08 JP JP2208213A patent/JP2744685B2/ja not_active Expired - Lifetime
- 1990-12-17 FR FR9015784A patent/FR2665799B1/fr not_active Expired - Fee Related
-
1991
- 1991-02-04 US US07/649,977 patent/US5105257A/en not_active Expired - Fee Related
- 1991-08-06 DE DE4126043A patent/DE4126043C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE4126043A1 (de) | 1992-02-20 |
US5105257A (en) | 1992-04-14 |
DE4126043C2 (de) | 1998-04-09 |
FR2665799B1 (fr) | 1995-03-17 |
JPH0492462A (ja) | 1992-03-25 |
FR2665799A1 (fr) | 1992-02-14 |
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