JPS58107659A - Icの実装装置 - Google Patents
Icの実装装置Info
- Publication number
- JPS58107659A JPS58107659A JP20642981A JP20642981A JPS58107659A JP S58107659 A JPS58107659 A JP S58107659A JP 20642981 A JP20642981 A JP 20642981A JP 20642981 A JP20642981 A JP 20642981A JP S58107659 A JPS58107659 A JP S58107659A
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- JP
- Japan
- Prior art keywords
- substrate
- bonding
- fine pattern
- mounting device
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、ICのアセンブル構造には主としてプラスチック
モールド、セラミック両正および金属ハーメチックシー
ルがある。このうちコストの点からプラスチックモール
ドが主流になってお夕、今後ともこの傾向F1更に強ま
ると予想−gnる。
モールド、セラミック両正および金属ハーメチックシー
ルがある。このうちコストの点からプラスチックモール
ドが主流になってお夕、今後ともこの傾向F1更に強ま
ると予想−gnる。
しかるに最近のIOは増々高集積化し、工00pHi数
(電極#!I)が100FIN、200P0もしくはそ
れ以上のものが出現してき7t6その為、これらの多P
工NのXOに対し、従来手法の延長でプラスチックモー
ルド(D工P:Dual−工n−I41n8 Pack
age e S工P : 81ngls−In−Lin
e Package s F P : yxat P&
Ok&g@・to、)l適用することが困蛾罠なってき
穴。
(電極#!I)が100FIN、200P0もしくはそ
れ以上のものが出現してき7t6その為、これらの多P
工NのXOに対し、従来手法の延長でプラスチックモー
ルド(D工P:Dual−工n−I41n8 Pack
age e S工P : 81ngls−In−Lin
e Package s F P : yxat P&
Ok&g@・to、)l適用することが困蛾罠なってき
穴。
その理由は上記のような多PIN用リードフレームは、
リードの巾、間隔が狭くなり、IfIKIO近傍ては極
端に狭くなる為、エツチングもしくはプレス抜きにより
、リードフレームを製造することが事実上不可能な為で
ある。またリードの巾が小さくなると、それに比例して
その強度が弱くな夛、リードの曲がハ変形が発生しやす
くなり、 −工0のボンディングが困−になる。
リードの巾、間隔が狭くなり、IfIKIO近傍ては極
端に狭くなる為、エツチングもしくはプレス抜きにより
、リードフレームを製造することが事実上不可能な為で
ある。またリードの巾が小さくなると、それに比例して
その強度が弱くな夛、リードの曲がハ変形が発生しやす
くなり、 −工0のボンディングが困−になる。
現在上記のような多P工NのICは、主としてセラミッ
クパッケージが行なわれているが、コストの点で瘤点か
あ為。
クパッケージが行なわれているが、コストの点で瘤点か
あ為。
本考案は上記の欠点を除去する為になされたものであっ
て、リードフレームの工0近傍部に着千の工夫tこらす
だけで、従来と同じ手法、同じ製造1sf111を使っ
て、従来と同じような壮士がpのプラスチックモールド
を与えること可能にしたものである。
て、リードフレームの工0近傍部に着千の工夫tこらす
だけで、従来と同じ手法、同じ製造1sf111を使っ
て、従来と同じような壮士がpのプラスチックモールド
を与えること可能にしたものである。
以下画面によって本考案tl#述する。
第1図は本考案による一実施例である。リードフレーム
1の各リードは、その巾、間隔から可能な所までICに
向って伸びている。その後ワイヤーボンディングSまで
のリードは、補助基1に2を用いて、ファインパターン
で形成する。リードフレーム1と補助基板2Fi予めリ
ードボンディングLK工す接続され、必!!によシ接着
剤8によp補強固定されている。該リードフレーム1を
使用して、工C5Fi通常の方法で、グイボンディング
、ワイヤーボンディングL1 プラスチックモールドP
以降の工程が行なわれる。
1の各リードは、その巾、間隔から可能な所までICに
向って伸びている。その後ワイヤーボンディングSまで
のリードは、補助基1に2を用いて、ファインパターン
で形成する。リードフレーム1と補助基板2Fi予めリ
ードボンディングLK工す接続され、必!!によシ接着
剤8によp補強固定されている。該リードフレーム1を
使用して、工C5Fi通常の方法で、グイボンディング
、ワイヤーボンディングL1 プラスチックモールドP
以降の工程が行なわれる。
tsz図は本考案によるもう一つのlI論例である。
リードフレーム1にはフィンガー付きのファインパター
ンの補助基板2が取付けられている。
ンの補助基板2が取付けられている。
105はインナーリードボンディングLによりリードフ
レーム1に取付けらnる。以降通常の方法で、プラスチ
ックモールドP以降の工程が行なわれる。
レーム1に取付けらnる。以降通常の方法で、プラスチ
ックモールドP以降の工程が行なわれる。
上述のように金属フレームに補助基板を接続固定し、該
基板上のファインパターンと工O1−ボンディングすれ
ば、 11) 多PMHのICに対しても従来のリードフレ
ームと同じ手法で、ICのアセンブル作業を行なうこと
ができる。
基板上のファインパターンと工O1−ボンディングすれ
ば、 11) 多PMHのICに対しても従来のリードフレ
ームと同じ手法で、ICのアセンブル作業を行なうこと
ができる。
12)10のボンディング、プラスチックモールド、リ
ードフレームの切断・曲げ、マーキング、電気特性検査
t1従米の装置tそのま\転用できる。
ードフレームの切断・曲げ、マーキング、電気特性検査
t1従米の装置tそのま\転用できる。
(3) リードフレームのリードの曲がり、変形を防
止できる。
止できる。
(41多PXHのICのプラスチックモールドV可能に
し、ICのアセンブルコスト!引下げることか出来る。
し、ICのアセンブルコスト!引下げることか出来る。
等の顕著な諸効果がある。
m1図(a) 、 (b)は本考案のプラスチックモー
ルド。 による原理を示す平面図および断面図、W42図(a)
。 (b)は本考案の他の実施例による、プラスチックモー
ルドの原理會示す平面図および断面図である。 1・・・金属フレーム 2・・・補助基板 3・・・ IO 以 上 292 第2図((2>
ルド。 による原理を示す平面図および断面図、W42図(a)
。 (b)は本考案の他の実施例による、プラスチックモー
ルドの原理會示す平面図および断面図である。 1・・・金属フレーム 2・・・補助基板 3・・・ IO 以 上 292 第2図((2>
Claims (1)
- (1) 工Oア竜ンプルの土台となる金属フレームと
、プラスチックフィルム、セラ2ツクサブストレートも
しくはガラスサブストレート等の上にファインパターン
を形成した補助基板と會、予め電***。 (21上記リードフレーム管用いてIO會ボンディング
し、プラスチックモールドしてなる特許請求の範囲第1
項記載のIOの実装装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20642981A JPS58107659A (ja) | 1981-12-21 | 1981-12-21 | Icの実装装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20642981A JPS58107659A (ja) | 1981-12-21 | 1981-12-21 | Icの実装装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58107659A true JPS58107659A (ja) | 1983-06-27 |
Family
ID=16523226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20642981A Pending JPS58107659A (ja) | 1981-12-21 | 1981-12-21 | Icの実装装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58107659A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324647A (ja) * | 1986-05-27 | 1988-02-02 | エイ・ティ・アンド・ティ・コーポレーション | 半導体パッケ−ジ |
JPH04759U (ja) * | 1990-04-16 | 1992-01-07 | ||
FR2665799A1 (fr) * | 1990-08-08 | 1992-02-14 | Mitsubishi Electric Corp | Dispositif semi-conducteur encapsule a evacuation thermique amelioree. |
US5227662A (en) * | 1990-05-24 | 1993-07-13 | Nippon Steel Corporation | Composite lead frame and semiconductor device using the same |
-
1981
- 1981-12-21 JP JP20642981A patent/JPS58107659A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324647A (ja) * | 1986-05-27 | 1988-02-02 | エイ・ティ・アンド・ティ・コーポレーション | 半導体パッケ−ジ |
JPH04759U (ja) * | 1990-04-16 | 1992-01-07 | ||
US5227662A (en) * | 1990-05-24 | 1993-07-13 | Nippon Steel Corporation | Composite lead frame and semiconductor device using the same |
FR2665799A1 (fr) * | 1990-08-08 | 1992-02-14 | Mitsubishi Electric Corp | Dispositif semi-conducteur encapsule a evacuation thermique amelioree. |
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