JPS6324647A - 半導体パッケ−ジ - Google Patents

半導体パッケ−ジ

Info

Publication number
JPS6324647A
JPS6324647A JP62128494A JP12849487A JPS6324647A JP S6324647 A JPS6324647 A JP S6324647A JP 62128494 A JP62128494 A JP 62128494A JP 12849487 A JP12849487 A JP 12849487A JP S6324647 A JPS6324647 A JP S6324647A
Authority
JP
Japan
Prior art keywords
conductive
semiconductor package
pad
fingers
paddle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62128494A
Other languages
English (en)
Other versions
JP2671922B2 (ja
Inventor
ローレンス　アーノルド　グリーンバーグ
デイヴィッド　ジャコブ　ランドー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPS6324647A publication Critical patent/JPS6324647A/ja
Application granted granted Critical
Publication of JP2671922B2 publication Critical patent/JP2671922B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Bipolar Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 又皿ｑ技五分互 本発明は半導体デバイス　パッケージ、より詳細には、
半導体から外部リードへの高密度接続が要求されるパッ
ケージに関する。
主里皇！量 標準の半導体デバイス　パッケージングにおいては、半
導体チップがリード　フレームを使用して外部回路に電
気的に接続される。リード　フレームはフレームのあい
対する２辺あるいは４辺の全てからフレームの幾何中心
に内側に向って放射状に延びる複数の導電指を含む中の
詰った絵画フレームのようなものとみなすことができる
。さらに、フレームの４つの角の各々から内側に向って
導電指が延びるが、これは幾何中心部分を占拠する通常
パドルと呼ばれる正方形あるいは長方形の金属辺に終端
する。チップの第１の面がパドルに接合され、反対側の
面上のコンタクト　パッドが導電ワイヤーをパッドと導
電指に接合することによってリード　フレーム指に電気
的に結合される。
チップ及びリード　フレーム指の部分が次にエポキシあ
るいはプラスチック成形化合物などの材質にてカプセル
化、つまり形成され、形成されたパッケージ本体及びリ
ード　フレーム指がフレームから切断される。リード　
フレーム指が次に、典型的には印刷回路基板である第２
のレベルの相互接続基板にこのパッケージを電気的に接
続するための手段を提供するように成形される。つまり
このリード　フレーム指は半導体チップに対するＩ１０
リードを構成する。
この標準のパッケージング方法は一般には満足できる。
ただし、チップ　コンタクト　パッドとリード　フレー
ム指と９間に、コンタクト　パッドの数が非常に多い及
び／あるいはチップのサイズが標準より小さい等の理由
によって、高密度の接続が要求される場合は問題を含む
。つまり、このような場合、高密度の相互接続が達成で
きる程度にフレーム指を互いに十分に接近して製造する
ことは困難である０例えば１．Ｉノード　フレーム指は
、通常、１６ミル（０，４＊議）ピッチ（２つの隣接す
るフレーム指間の中心距離）以下に製造することは困難
である。標準の寸法（３２０ミル、つまり８龍）のチッ
プの一辺に５０個のパッドを持つチップに接続を提供し
たい場合、ピッチの制約からフレーム指の端はチップの
内側約２４０ミル（６，１ｍ）まで延すことができるの
みである。これはパッドとフレーム指の間のワイヤーの
たるみあるいは短絡の原因となる。
高密度Ｉ１０接続の問題を解決する１つの方法として、
多重レベル　セラミックあるいはガラスパッケージを使
用する方法がある（例えば、合衆国特許第４，４９８．
１２２号を参照すること）。これは機能的には問題ない
がコストがかなり高い。最近提案された１つの可能な代
替方法として、チップを接続するための多重レベル　リ
ード　フレーム構造を提供する方法がある。ただし、高
密度接続のためのさらに別のパッケージを提供すること
が要求される。
多くの半導体パッケージが持つもう１つの問題は動作中
にチップから熱が十分に除去できないことである。これ
はチップが複雑となり、より多くの機能の遂行を要求さ
れるのに伴ってますます大きな問題となる。従って、熱
発散が十分な半導体パッケージを提供することが要求さ
れる。
λ皿二景！ 本発明による半導体デバイス　パッケージは１つの搭載
パッド及び複数の第１の導電相を持つが、個々の導電相
の一端がパッドに接近して位置され、導電相の一端とパ
ッドとの間に第１の間隙が形成される。絶縁膜上に形成
された複数の第２の導電相がこの間隙の上に延びるが、
この第２の複数の導電相の一端は対応する第１の導電相
に接合され、この第２の導電相の他端はパッドの側面に
接近して終端され、第２の導電相とパッドとの間に第１
の間隙より小さな第２の間隙を形成する。
尖旌炭 半導体デバイスのパッケージングは第１図に示されるよ
うな標準タイプのリード　フレームから開始するリード
　フレーム１０は中の詰った絵画フレーム状の周辺１２
から放射状に内側に延びる第１の複数の導電相、例えば
、１１を含む、この例においては、これら導電相はこの
周辺の４辺の全てに存在するが、任意の辺にのみ存在す
る場合もある。このリード　フレームはさらに中心に位
置するパドル１３を含み、第２の導電相、例えば、１４
がこのパドルに接続され、周辺の４つのコーナーに延び
る。パドルの４辺の全てにおいて、第１の複数の導電相
１１とパドルとの間に間隙、例えば、１５が形成される
。これらパドル、導電相、及び周辺は、典型的には、金
属板、例えば、合金銅から形成される。
典型的な高密度相互接続パッケージでは、フレームはパ
ドルの個々の辺に延びる（個々の辺に５０個の）全部で
２００個の導電相を含む。これらの最も狭い点では、こ
れら導電相は約８ミル（０，２ｎ＋）の幅を持ち、−辺
の個々の導電相の間の間隔は８ミル（０，２ｍ）とされ
、従って、１６ミル（０，４鶴）ピッチとなる。パドル
は典型的には約３５０ミル×３５０ミル（８，９ｘ９．
８鶴）とされる。パドルと導電相の間の間隙１５は約１
０ミル（０，２５ｍ■）とされる。導電相をパドルに結
合される半導体デバイスに近づけることが必要であるが
、パドルは通常８ミル（０，２ｍｍ）より狭くすること
はできないため、これが困難である。この幅の限界は主
にリード　フレームが約８ミル（０，２ｍｍ）の厚さの
金属板から食刻され、食刻形状がこの厚さに制約される
ことに起因する。（リード　フレームは板金から打ち抜
きすることもできるが、この場合でも同様の寸法上の制
約が存在する）。
従って、高密度相互接続を達成するために、リード　フ
レームとパドルの間の間隙をブリッジするための追加の
要素が提供される。第２図はリード　フレームの中心部
分を拡大して示すが、ここに示されるように、この要素
はパドル１３上に搭載された絶縁層１７上に形成される
第３の複数の導電相、例えば、１６から成る。これら導
電相の数及び位置はリード　フレームの導電相と対応し
、これらの外側端２３は絶縁層を越えて約１０ミル（０
，２５ｍｍ）延び、関連する上側面に結合され、一方、
内側端２４は絶縁層内に形成された穴１８のサイドから
約１０ミル（０，２５ｍ禽）延びる間隙４０を形成する
。絶縁層１７は導電化１６の外側端２３の外にのばすこ
ともできるが、この場合は、導電化１６はリード　フレ
ーム指１１の下側に接合される。導電化１６の内側端２
４を穴１８の側壁に向て延ばすこともできる。また、絶
縁層１７の外寸はここではパドルより幾分か小さく示さ
れるが、これはパドルの寸法と等しくあるいはこれより
太き（することもできる。穴１８によって露出されるパ
ドル１３の部分は後に説明の半導体チップに対する搭載
パッド４１を形成する。導電化１６はパッドとの間に間
隙４０を形成するが、これはリード　フレーム指１１と
パッドとの間の間隙４２より小さくされる。
この例においては、テープ自動ボンディングパッケージ
に対する３Ｍカンパニー（３Ｍ　Ｃｏｍｐａｎｙｆｏｒ
　Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ　（
ＴＡＢ）　ｐａｃｋａｇｅｓ）から供給されるワイヤー
　ボンダプル　テープ（ｗｉｒｅ−ｂｏｎｄａｂｌｅ　
ｔａｐｅ）から追加の要素が形成された。導電化は約２
ミル（０，０５ｍｍ）の厚さにメッキされた９９．９％
の銅から作成され、個々は８ミル（０，２ｍｍ）の幅を
持ち、指間の間隙は約２ミル（０，０５璽暑）とされ、
１０ミル（０，２５璽鳳）のピッチが与えられた。導電
化１６は、食刻あるいはスタンピングでなくメッキによ
って製造できるためリード　フレーム指１１より互いに
接近させることが可能である。さらに、導電化１６が食
刻によって製造された場合でも、これらは導電化１１よ
り狭く、従って、導電化１１より互いに接近させること
が可能である。導電化に対する機械的支持を提供する絶
縁層１７がポリイミドから形成され、約３ミル（０，０
８龍）の厚さとされた。
標準テープが絶縁層１７の中心に穴１８をあけることに
よって修正された。この穴は約２５０ミル×２５０ミル
（６，４Ｘ６．４ｍ）の寸法にされた。
絶Ｉ！１ｉｉ１７が下側のパドル１３に接合され、絶縁
層上の導電化（例えば、１６）が熱圧縮ボンディングに
よってリード　フレームの対応する導電化（例えば、１
１）に接合された。これは、典型的には、約５５０℃の
温度ニテ、約４０ＰＳｒ（０，２８ＭＰａ）の圧力を掛
けながら０．２秒間のあいだこの構造を加熱するステッ
プから成る。
第３図はリード　フレームの中心部分を拡大して示すが
、ここに示されるように、半導体チップ２０が絶縁層１
７の穴にチップの背面が下側のパドル１３の搭載部分と
機械的に接触するように置かれる。チップは導電エポキ
シによってパドルに接合される。こうして、パドルと接
続された導電化１４によって、チップの背面へのアース
接続が提供される。さらに、このパドルはチップの動作
の間に優れた熱シンクを提供する。より具体的には、自
然の対流冷却を想定した場合、１４Ｂピンパツケージに
対する計算熱発散は、この実施態様では約３２°／ワツ
トであり、これはチップがテープ上の導電バッド（第４
図）に接合された場合より、約３°／ワ・ノドだけ優れ
る。チップの寸法は約１９０ミル×２００ミル（４，８
Ｘ　５．１　ｍｍ）とされた。
第３図に示されるごとく、チップの前面２０はその周辺
に複数のボンディング　パッド、例えば、パッド２１を
含む。これらパッドは厚さ約１ミクロンの約４ミル×４
ミル（０，１ｘＯ，１ｍ）の大きさのアルミニウムから
成る。これらパッドは約４ミル（０，１龍）の間隔を持
つ。これら個々のパッドと絶縁層上の対応する導電化と
の間の電気接続は標準のワイヤー　ボンディング技術に
てパッドと導電化に付けられたワイヤー（例えば、２２
）によって行なわれる。これは２００℃の温度に加熱し
た状態において、ワイヤーの一端をパッドにボール　ボ
ンディングし、次にワイヤーの他端を導電化にウェッジ
　ボンディングすることによって達成される。
従って、絶縁層１７上に小さなピッチの導電化（例えば
、１６）が形成され、これら導電化を高密度相互接続パ
ッケージに対するリード　フレーム指で可能とされるよ
り半導体デバイス２０に接近できることが理解できる。
これはワイヤー（例えば、２２）のスパンを短かくし、
これによってワイヤー接続が損傷する可能性を小さくす
る。−般的には、ワイヤーが延びる長さは１５０ミル（
３，８ｍｍ）以下であることが要求される。この例にお
いては、ワイヤーは約７０ミル（１，８ｍｍ）とされる
。さらに、デバイスが下側のパドル１３に直接に接合さ
れるため熱の発散が最大化される。
第３図の実施態様は熱の発散を最大化するという点から
有利であ、るが、第４図に示されるような実施態様も可
能である。ここで、対応する要素には同じ番号が与えら
れる。図面を簡略化するために、第４図にはリード　フ
レームは示されない。
第４図の実施態様の主な相違点はデバイス２０が絶縁層
１７上の導電指パターンの中心の所に形成された導電材
質パッド３０に接合されることである。タブ３２−３５
がパッド３０のコーナーから絶縁層１７の端を越えて延
びる。前の実施態様と同様に、層１７はパドル（第２図
の１３）に接合され、導電指１６はリード　フレーム指
（第２図の１１）に接合される。これに加えて、タブ３
２−３５はパドルに結合された対応する導電指（第２図
の１４）に熱圧縮結合される。従って、アース接続はパ
ドル１３を通じてではなく、パッド３０及びタブ３２−
３５を通じて提供される。この実施態様においては、パ
ドルを省略し、アース接続をタブ３２−３５をリード　
フレームの対応する導体にワイヤー　ボンディングある
いは熱圧縮ボンディングすることによって達成すること
もできる。この例においては、パッド３０は銅から作ら
れ、表面上に金の薄い層（約３０マイクロインチ、つま
り、０．７５ミクロン）が施される。
パッドは、長さ約２２０ミル（５，６龍）、幅２２０ミ
ル（５，６１ｍ）　、及び厚さ２ミル（０，０５ｍｍ）
とされる。
最終製造ステップにおいて、第３図あるいは第４図の構
造が標準の材質、例えば、室温硫化シリコン　ゴムによ
ってカプセル化される。つまり、これによって、デバイ
ス、絶縁体上の導線指、パドル、及びリード　フレーム
の導電指の少なくとも１部がカバーされる。次にリード
　フレームの導電指が周辺１２から切断され、個々が印
刷回路基板等への接続に適当なパッケージ用Ｉ１０リー
ドを構成するように適当に形成される。典型的な最終パ
ッケージが第５図に斜視図にて示されるが、ここでカプ
セル材質が要素３１として示される。
ここに説明のパッケージは多数のＩ１０リード、つまり
、−辺に少なくとも１５のＩ１０リードを要求する半導
体デバイスに特に有効である。本発明はさらに、チップ
のサイズを小くする、例えば、−辺を１００ミル（２，
５ｍｍ）以下とすることが必要とされ、従って、高密度
の相互接続が必要とされる場合にも有効である。一般的
に、本発明はチップに最も近い導電指の端の所で１６ミ
ル（０，４Ｂ）以下のピッチが必要とされるような場合
に、ワイヤーのスパンを１５０ミル（３，８ｍｍ）以下
にするために特に有効である。
【図面の簡単な説明】
第１図は本発明の１つの実施態様に従っての製造のある
段階における半導体デバイス　パッケージの平面図であ
り； 第２図及び第３図は同一実施態様に従ってのその後の段
階におけるパッケージの部分切取拡大図であり； 第４図は本発明のもう１つの実施態様による半導体パッ
ケージの部分の斜視図であり；そして第５図は製造の最
終段階における半導体パッケージの斜視図である。 〔主要部分の符号の説明〕 搭載バッド−・−−−−−−ｍ−・・・・・−・−・−
・・−・・−４１第１の複数の導電指・−−−−−・−
・−・−・１１第２の複数の導電指−・−゛・−〜−−
−−−−−−−１６絶縁層−・−・−・・・・−・・・
・・・・−・−・−・−・・・−４７第１の間隙−・−
・−・・−−−−−−−−−−−−−−一・−・・・−
・−４２第２の間隙−・・・・−・−・−・−・−−−
−−−−−一−−−・−４０図面の浄書（内容に変更な
し） ＦＩＧ、　１ 曵 ＦＩｏ、　２ ＦＩＧ、　３ 手続補正書（方式） 昭和６２年　８月１４日 特許庁長官　小　川　邦　夫　　殿 １、事件の表示 昭和６２年特許願第１２８４９４号 ２、発明の名称 半導体パッケージ ３、特許出願人 ４、代理人 （１）別紙の通り、適正な図面を１通提出致します。

Claims (1)

  1. 【特許請求の範囲】 １、半導体デバイスパッケージにおいて、該パッケージ
    が 搭載パッド（４１）； 第１の複数の導電指（１１）及び第２の複数の導電指（
    １６）を持ち、 該第１の複数の導電指（１１）の個々の一端が該パッド
    の側面に接近して位置され、該一端と該パッドとの間に
    第１の間隙（４２）が形成され； 該第２の複数の導電指（１６）が絶縁層（１７）上に形
    成され、該間隙の上を延び、該導電指の個々の一端が対
    応する複数の該第１の導電指に接合され、該第２の導電
    指の他端が該パッドの側面に接近して位置され、該他端
    と該パッドとの間に該第１の間隙より小さな第２の間隙
    （４０）が形成されることを特徴とする半導体パッケー
    ジ。 ２、特許請求の範囲第１項に記載の半導体パッケージに
    おいて、さらに ２つの主要面を持つ半導体デバイス（２０）が含まれ、
    該デバイスの第１の面が搭載パッド（４１）に接合され
    、反対の面が複数のボンディングパッド（２１）を含む
    ことを特徴とする半導体パッケージ。 ３、特許請求の範囲第２項に記載の半導体デバイスにお
    いて、さらに 該デバイス上の該ボンディングパッドと対 応する該第２の導電指との間に電気ワイヤー接続（２２
    ）が含まれることを特徴とする半導体パッケージ。 ４、特許請求の範囲第３項に記載の半導体デバイスにお
    いて、 該ワイヤーの長さが１５０ミル（３．８ｍｍ）以下であ
    ることを特徴とする半導体デバイス。 ５、特許請求の範囲第３項に記載の半導体パッケージに
    おいて、 該パッドと該第２の複数の導電指との間の電気接続の数
    が少なくとも１辺当たり１５個含まれることを特徴とす
    る半導体パッケージ。 ６、特許請求の範囲第１項に記載の半導体パッケージに
    おいて、 該第２の複数の導電指のピッチが１６ミル （０．４ｍｍ）以下であることを特徴とする半導体パッ
    ケージ。 ７、特許請求の範囲第１項に記載の半導体パッケージに
    おいて、 該第１の導電指（１１）と同一平面上に導電パドル（１
    ３）が形成され、該絶縁層（１７）が該パドル上に搭載
    されることを特徴とする半導体パッケージ。 ８、特許請求の範囲第７項に記載の半導体パッケージに
    おいて、 該絶縁層が中に穴（１８）を含み、該搭載パッドが該下
    側のパドルの該穴によって露出される部分によって定義
    されることを特徴とする半導体パッケージ。 ９、特許請求の範囲第１項に記載の半導体パッケージに
    おいて、 該搭載パッド（第４図の３０）が該絶縁層 （１７）の該第２の複数の導電指（１６）と同一面上に
    形成されることを特徴とする半導体パッケージ。 １０、特許請求の範囲第１項に記載の半導体パッケージ
    において、 該搭載パッドが４つの辺を持ち、個々の辺と接近して少
    なくとも１５個の導電指が含まれることを特徴とする半
    導体パッケージ。
JP62128494A 1986-05-27 1987-05-27 半導体パッケージ Expired - Lifetime JP2671922B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/866,931 US4774635A (en) 1986-05-27 1986-05-27 Semiconductor package with high density I/O lead connection
US866931 1986-05-27

Publications (2)

Publication Number Publication Date
JPS6324647A true JPS6324647A (ja) 1988-02-02
JP2671922B2 JP2671922B2 (ja) 1997-11-05

Family

ID=25348753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62128494A Expired - Lifetime JP2671922B2 (ja) 1986-05-27 1987-05-27 半導体パッケージ

Country Status (7)

Country Link
US (1) US4774635A (ja)
EP (1) EP0247775B1 (ja)
JP (1) JP2671922B2 (ja)
KR (1) KR960004562B1 (ja)
AT (1) ATE95631T1 (ja)
CA (1) CA1252912A (ja)
DE (1) DE3787671T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0363774U (ja) * 1989-10-23 1991-06-21
US5079718A (en) * 1988-10-07 1992-01-07 Hitachi, Ltd. Knowledge data management method and apparatus with cancel function

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US4974057A (en) * 1986-10-31 1990-11-27 Texas Instruments Incorporated Semiconductor device package with circuit board and resin
US4903113A (en) * 1988-01-15 1990-02-20 International Business Machines Corporation Enhanced tab package
US4987475A (en) * 1988-02-29 1991-01-22 Digital Equipment Corporation Alignment of leads for ceramic integrated circuit packages
DE3834361A1 (de) * 1988-10-10 1990-04-12 Lsi Logic Products Gmbh Anschlussrahmen fuer eine vielzahl von anschluessen
US5466967A (en) * 1988-10-10 1995-11-14 Lsi Logic Products Gmbh Lead frame for a multiplicity of terminals
US4924291A (en) * 1988-10-24 1990-05-08 Motorola Inc. Flagless semiconductor package
JP2687152B2 (ja) * 1988-12-13 1997-12-08 新光電気工業株式会社 高周波半導体デバイス用のｔａｂテープ
US5183711A (en) * 1988-12-13 1993-02-02 Shinko Electric Industries Co., Ltd. Automatic bonding tape used in semiconductor device
DE3942843A1 (de) * 1989-12-23 1991-06-27 Itt Ind Gmbh Deutsche Verkapselte monolithisch integrierte schaltung
JPH02201948A (ja) * 1989-01-30 1990-08-10 Toshiba Corp 半導体装置パッケージ
US5255156A (en) * 1989-02-22 1993-10-19 The Boeing Company Bonding pad interconnection on a multiple chip module having minimum channel width
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
JPH0336614A (ja) * 1989-07-03 1991-02-18 Mitsumi Electric Co Ltd 回路モジュール
EP0408779B1 (en) * 1989-07-18 1993-03-17 International Business Machines Corporation High density semiconductor memory module
JPH0777256B2 (ja) * 1989-08-25 1995-08-16 株式会社東芝 樹脂封止型半導体装置
US5355017A (en) * 1990-04-06 1994-10-11 Sumitomo Special Metal Co. Ltd. Lead frame having a die pad with metal foil layers attached to the surfaces
US5227662A (en) * 1990-05-24 1993-07-13 Nippon Steel Corporation Composite lead frame and semiconductor device using the same
EP0458469A1 (en) * 1990-05-24 1991-11-27 Nippon Steel Corporation Composite lead frame and semiconductor device using the same
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
JP2744685B2 (ja) * 1990-08-08 1998-04-28 三菱電機株式会社 半導体装置
US5233131A (en) * 1990-12-19 1993-08-03 Vlsi Technology, Inc. Integrated circuit die-to-leadframe interconnect assembly system
JPH04280462A (ja) * 1991-03-08 1992-10-06 Mitsubishi Electric Corp リードフレームおよびこのリードフレームを使用した半導体装置
KR940007649B1 (ko) * 1991-04-03 1994-08-22 삼성전자 주식회사 반도체 패키지
US5177591A (en) * 1991-08-20 1993-01-05 Emanuel Norbert T Multi-layered fluid soluble alignment bars
US5231755A (en) * 1991-08-20 1993-08-03 Emanuel Technology, Inc. Method of forming soluble alignment bars
KR940006083B1 (ko) * 1991-09-11 1994-07-06 금성일렉트론 주식회사 Loc 패키지 및 그 제조방법
KR930006868A (ko) * 1991-09-11 1993-04-22 문정환 반도체 패키지
US5249354A (en) * 1991-09-25 1993-10-05 American Telephone & Telegraph Co. Method of making electronic component packages
JP2691799B2 (ja) * 1992-02-20 1997-12-17 ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド リードフレームに接合された介在ダイ取付基板を有する集積回路パッケージ設計
US5266833A (en) * 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US5567655A (en) * 1993-05-05 1996-10-22 Lsi Logic Corporation Method for forming interior bond pads having zig-zag linear arrangement
US5384487A (en) * 1993-05-05 1995-01-24 Lsi Logic Corporation Off-axis power branches for interior bond pad arrangements
US5424492A (en) * 1994-01-06 1995-06-13 Dell Usa, L.P. Optimal PCB routing methodology for high I/O density interconnect devices
US5455387A (en) * 1994-07-18 1995-10-03 Olin Corporation Semiconductor package with chip redistribution interposer
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
US6342731B1 (en) * 1997-12-31 2002-01-29 Micron Technology, Inc. Vertically mountable semiconductor device, assembly, and methods
JP3914651B2 (ja) * 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP2004253706A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100436A (en) * 1980-01-17 1981-08-12 Toshiba Corp Manufacture of semiconductor element
JPS58107659A (ja) * 1981-12-21 1983-06-27 Seiko Keiyo Kogyo Kk Ｉｃの実装装置
JPS60227454A (ja) * 1984-04-26 1985-11-12 Nec Corp 半導体素子用リ−ドフレ−ム
JPS61183936A (ja) * 1985-02-08 1986-08-16 Toshiba Corp 半導体装置
JPS622628A (ja) * 1985-06-28 1987-01-08 Toshiba Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US31967A (en) * 1861-04-09 Improvement in cotton-presses
USRE31967E (en) 1975-07-07 1985-08-13 National Semiconductor Corporation Gang bonding interconnect tape for semiconductive devices and method of making same
US4371912A (en) * 1980-10-01 1983-02-01 Motorola, Inc. Method of mounting interrelated components
JPS57207356A (en) * 1981-06-15 1982-12-20 Fujitsu Ltd Semiconductor device
JPS5815241A (ja) * 1981-07-20 1983-01-28 Sumitomo Electric Ind Ltd 半導体装置用基板
JPS58122763A (ja) * 1982-01-14 1983-07-21 Toshiba Corp 樹脂封止型半導体装置
DE3219055A1 (de) * 1982-05-21 1983-11-24 Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt Verfahren zur herstellung eines filmtraegers mit leiterstrukturen
US4498122A (en) * 1982-12-29 1985-02-05 At&T Bell Laboratories High-speed, high pin-out LSI chip package
DE3516954A1 (de) * 1984-05-14 1985-11-14 Gigabit Logic, Inc., Newbury Park, Calif. Montierte integrierte schaltung
US4631820A (en) * 1984-08-23 1986-12-30 Canon Kabushiki Kaisha Mounting assembly and mounting method for an electronic component
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100436A (en) * 1980-01-17 1981-08-12 Toshiba Corp Manufacture of semiconductor element
JPS58107659A (ja) * 1981-12-21 1983-06-27 Seiko Keiyo Kogyo Kk Ｉｃの実装装置
JPS60227454A (ja) * 1984-04-26 1985-11-12 Nec Corp 半導体素子用リ−ドフレ−ム
JPS61183936A (ja) * 1985-02-08 1986-08-16 Toshiba Corp 半導体装置
JPS622628A (ja) * 1985-06-28 1987-01-08 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079718A (en) * 1988-10-07 1992-01-07 Hitachi, Ltd. Knowledge data management method and apparatus with cancel function
JPH0363774U (ja) * 1989-10-23 1991-06-21

Also Published As

Publication number Publication date
EP0247775A3 (en) 1988-01-20
EP0247775A2 (en) 1987-12-02
JP2671922B2 (ja) 1997-11-05
DE3787671D1 (de) 1993-11-11
KR870011692A (ko) 1987-12-26
ATE95631T1 (de) 1993-10-15
KR960004562B1 (ko) 1996-04-09
US4774635A (en) 1988-09-27
CA1252912A (en) 1989-04-18
DE3787671T2 (de) 1994-02-03
EP0247775B1 (en) 1993-10-06

Similar Documents

Publication Publication Date Title
JPS6324647A (ja) 半導体パッケ−ジ
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US6380048B1 (en) Die paddle enhancement for exposed pad in semiconductor packaging
JP4322844B2 (ja) 半導体装置および積層型半導体装置
US5739588A (en) Semiconductor device
US5489059A (en) Semiconductor device having an universal die size inner lead layout
US5365409A (en) Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US5296737A (en) Semiconductor device with a plurality of face to face chips
US9209159B2 (en) Hidden plating traces
JPH05326735A (ja) 半導体装置及びその製造方法
JPH08279591A (ja) 半導体装置とその製造方法
KR100253376B1 (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법
JPH09326450A (ja) 半導体装置およびその製造方法
US6057594A (en) High power dissipating tape ball grid array package
USRE36894E (en) Semiconductor package with high density I/O lead connection
JP2000243875A (ja) 半導体装置
JP2691799B2 (ja) リードフレームに接合された介在ダイ取付基板を有する集積回路パッケージ設計
JP2620611B2 (ja) 電子部品搭載用基板
JP2003224234A (ja) 半導体装置
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
JP3672885B2 (ja) 半導体装置
JP3418759B2 (ja) 半導体パッケージ
JPH07183425A (ja) 半導体装置とその製造方法
JPH08172142A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JP2831864B2 (ja) 半導体パッケージ及びその製造方法