JPH0336614A - 回路モジュール - Google Patents
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- JPH0336614A JPH0336614A JP1171715A JP17171589A JPH0336614A JP H0336614 A JPH0336614 A JP H0336614A JP 1171715 A JP1171715 A JP 1171715A JP 17171589 A JP17171589 A JP 17171589A JP H0336614 A JPH0336614 A JP H0336614A
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- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 230000002093 peripheral effect Effects 0.000 claims abstract 2
- 229920005989 resin Polymers 0.000 claims description 8
- 239000011347 resin Substances 0.000 claims description 8
- 239000013256 coordination polymer Substances 0.000 claims 3
- 229920003002 synthetic resin Polymers 0.000 abstract description 2
- 239000000057 synthetic resin Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 3
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- 241000282373 Panthera pardus Species 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 208000006673 asthma Diseases 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 102200026947 rs80356666 Human genes 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分腎
本発明は電子回路をモジ1−ル化した回路モジュールに
関する。
関する。
従来の技術
従来、電子回路はボード化されている。
第13図及び第14yJは従来の1例であり、マイクロ
ミント社製のコンビ1−タボード10である。 同図中
、11はCPU、12番1ザイモス社製のポーチ(登録
商標)(1)、13はポーチ(2)、14.15はポー
チ(3)、16.17は8108−ROM(ベーシック
・インプット・アウトプット・システム−・リード・オ
ンリ・メモリ)、18は18個の256にビットのD
RA M(ダイブミック・ランダム・アクセス・メモリ
〉19よりなルメーE IJ、20 It ハ4 ホー
7 F ROM 。
ミント社製のコンビ1−タボード10である。 同図中
、11はCPU、12番1ザイモス社製のポーチ(登録
商標)(1)、13はポーチ(2)、14.15はポー
チ(3)、16.17は8108−ROM(ベーシック
・インプット・アウトプット・システム−・リード・オ
ンリ・メモリ)、18は18個の256にビットのD
RA M(ダイブミック・ランダム・アクセス・メモリ
〉19よりなルメーE IJ、20 It ハ4 ホー
7 F ROM 。
21はデイレイライン、22は例えばアクセスタイくン
グを作るJCJF23はカレンダー回路部、24はキー
ボードコント0−うである。コンピュータボード10、
上記の全部の部品をボード25の上面にだけ実装した構
成である。
グを作るJCJF23はカレンダー回路部、24はキー
ボードコント0−うである。コンピュータボード10、
上記の全部の部品をボード25の上面にだけ実装した構
成である。
26は端子群であり、ボード25の−の辺にだけ沿って
設けである。
設けである。
このコンピュータボード1oは、コンビ1−タ装置!?
(図示t!f)のコネクタ(図示せず)に、端子926
を差し込んで立設して組み付けられる。
(図示t!f)のコネクタ(図示せず)に、端子926
を差し込んで立設して組み付けられる。
第15図及び第16図はポーチ(1)12を示す、10
0はステージ、101は複数のリード、102は″I!
導体チップ、103はデツプ102とリード101とに
ボンディングされて両者間を接続する複数のワイヤ、1
04はこれらを封止する樹脂パッケージ部である。
0はステージ、101は複数のリード、102は″I!
導体チップ、103はデツプ102とリード101とに
ボンディングされて両者間を接続する複数のワイヤ、1
04はこれらを封止する樹脂パッケージ部である。
各リード101は、内側端の幅が小さく、外側喘の幅が
人きい形状であり、その長さ12は約8mであり、上記
ワイヤ103の長さL+ (約2 m )の約4倍と
長い。
人きい形状であり、その長さ12は約8mであり、上記
ワイヤ103の長さL+ (約2 m )の約4倍と
長い。
このため、ポーチ(1)12のリイズa+Xb、は29
alIX29sw+と大きい。
alIX29sw+と大きい。
また厚さj+は3.9amである。
また別の例として、コンビl−夕の拡張メモリをボード
化したものがある。この拡張メモリボードも、端子群を
ボードの一辺にだけ沿って設けた構成である。
化したものがある。この拡張メモリボードも、端子群を
ボードの一辺にだけ沿って設けた構成である。
発明が解決しようとする課題
このため、コンビ】−タボード25は約330mx 1
00mと大きいものであり、小型化が1分でなかった。
00mと大きいものであり、小型化が1分でなかった。
また拡張メモリボードも大きいものである。
本発明は上記課題を解決した回路モジ1−ルな提供する
ことを目的とする。
ことを目的とする。
課題を解決するための手段
本発明は、一又t1複数の半導体部品を基板に組み付け
、且つ端子を上記基板の外周側の複数辺に配してなる構
成である。
、且つ端子を上記基板の外周側の複数辺に配してなる構
成である。
作用
端子が基板の外周側の複数辺に配しであるため、基板が
小さくとも、端子を設ける領域を広くとることが出来、
数多くの喘Iを設けることが出来る、。
小さくとも、端子を設ける領域を広くとることが出来、
数多くの喘Iを設けることが出来る、。
また電子部品を実装する領域を基板士に効率良く確保出
来、基板の小型化が可能となる。
来、基板の小型化が可能となる。
実施例
次に本発明の回路モジユールの一実施例であるコンビ1
−タモジュールについて説明する。
−タモジュールについて説明する。
■ コンビ1−タモジュールの基本構造について。
第1図及び第2図は夫々本発明の一実施例のコンビエー
タモジ1−ル30の平面図及び底面図である。コンビ1
−タモジュール30は後述するようにケースに収められ
る。
タモジ1−ル30の平面図及び底面図である。コンビ1
−タモジュール30は後述するようにケースに収められ
る。
コンビ1−タモジュール30は、種々の電子部品を一枚
の基板の上面と下面とに分けて実装し、且つ端F群を基
板の周間に配して小型化を図った構造である。
の基板の上面と下面とに分けて実装し、且つ端F群を基
板の周間に配して小型化を図った構造である。
31は一枚の矩形状の基板であり、98amX55mと
小さく、略コンパクトカセットのサイズである。
小さく、略コンパクトカセットのサイズである。
32はCPUであり、第1図中のCPUIIに対応する
ものであり、基板31の上面31aの略中央に表面実装
しである。
ものであり、基板31の上面31aの略中央に表面実装
しである。
33はポーチ(登録商標>(1)、344;tポーチ(
登録商aj) (2) 、 35 + 、 35−
2 Lt二つのポーチ(登録商標)〈3)であり、第8
図中のポーチ(1)、(2)、(3)12〜15に対応
するものであり、基板31の下面31bのうち中央より
右側の部位に四角形状に並べて表面実装しである。
登録商aj) (2) 、 35 + 、 35−
2 Lt二つのポーチ(登録商標)〈3)であり、第8
図中のポーチ(1)、(2)、(3)12〜15に対応
するものであり、基板31の下面31bのうち中央より
右側の部位に四角形状に並べて表面実装しである。
ポーチ(1)<2>(3)33.34゜35−+、35
2は」Cである。また各ポーチ(1)(2)(3)3
3,34.35−+ 。
2は」Cである。また各ポーチ(1)(2)(3)3
3,34.35−+ 。
35−2はDRAM等で代替でき、この場合回路を多少
変更するだけで済む。
変更するだけで済む。
このポーチ(1)(2)(3)33〜35−2は、モー
ルド樹脂の一辺の長さが約14原であり、従来のもの(
比べて約半分であり、面積比で約1/4と小型となって
いる。
ルド樹脂の一辺の長さが約14原であり、従来のもの(
比べて約半分であり、面積比で約1/4と小型となって
いる。
36はBiO2−ROMであり、第13図中のB 10
108−RO6に対応するものであり、基板31の下面
31aに表面実装しである。
108−RO6に対応するものであり、基板31の下面
31aに表面実装しである。
37はBiO2−ROMであり、第13図中のBiO2
−・ROM17に対応するものであり、基板31の上面
31aに表面実装しである。
−・ROM17に対応するものであり、基板31の上面
31aに表面実装しである。
この8108−ROM36と37とは、基板31の上下
の同じ部位にある。これにより、基板31の内部配線の
共通化が図られ、内部配線は簡単となっている。
の同じ部位にある。これにより、基板31の内部配線の
共通化が図られ、内部配線は簡単となっている。
38は411の256X 4 KピットのDRAMであ
り、基板31の下面31bの左側の部位に蕾んで表面実
装しである。
り、基板31の下面31bの左側の部位に蕾んで表面実
装しである。
39は2個の256にビットのDRAMであり、基板3
1の上面31aの左側の部位、即ち上記DRAM38に
対応する部位に表面実装しである。
1の上面31aの左側の部位、即ち上記DRAM38に
対応する部位に表面実装しである。
上に!611(7)DRAM38.39が、第13図中
の18個のDRAM19に対応する。
の18個のDRAM19に対応する。
40はバイポーラPROMであり、第13図中のバイポ
ーラPROM20に対応し、基板31の上面31aに表
面実装しである。
ーラPROM20に対応し、基板31の上面31aに表
面実装しである。
41はデイレイラインであり、第13図中のデイレイラ
イン21に対応し、高さhlが高いため、基板31の1
面31aに表面実装しである。
イン21に対応し、高さhlが高いため、基板31の1
面31aに表面実装しである。
42はカレンダーモジ1−ルであり、第13図のカレン
ダー回路部23に対応し、基板31のう面31aに実装
しである、。
ダー回路部23に対応し、基板31のう面31aに実装
しである、。
このカレンダーモジュール42は混成集積回路WA造で
あり、第13図中のカレンダー回路部23が占める面積
の略1/6と小型化されている。543はカスタムIC
であり、基板31の上面31aに表面実装しである。
あり、第13図中のカレンダー回路部23が占める面積
の略1/6と小型化されている。543はカスタムIC
であり、基板31の上面31aに表面実装しである。
このカスタムI C43G、i、第13図中の10群2
2を−のICのカスタム化したものであり、10群22
が占める面積の約1/10と小gl化されている。
2を−のICのカスタム化したものであり、10群22
が占める面積の約1/10と小gl化されている。
44にキーボード」ントローラであり、第13図中のキ
ーボードコントローラ24に対応し、基板31の下面3
1bに実装しである。。
ーボードコントローラ24に対応し、基板31の下面3
1bに実装しである。。
このキーボードコントローラ444;14−ボードコン
トローラ24の大きさの約1/3と小型化されている。
トローラ24の大きさの約1/3と小型化されている。
45は複数のチップコンデンサ、46は複数のチップ抵
抗であり、基板31の上面31aと1・面31bとに分
配して表面実装しである。
抗であり、基板31の上面31aと1・面31bとに分
配して表面実装しである。
なお、ポーチ(3)35 r 、35−2、BiO2
−ROM36.37、DRAM3B。
−ROM36.37、DRAM3B。
39、カスタムIC43がメモリ回路部品を構成する。
ポーチ(1)33.ポーチ(2)34.カレンダモジュ
ール42、キーボードコントローラ44が訓i1回路部
品を構成する。
ール42、キーボードコントローラ44が訓i1回路部
品を構成する。
50.51.52.53は夫々ピン端子組立体であり、
合成樹脂製でありi面が略沖形の柱状のブロック54〜
57に固定ピン端F5Bが口過して植設された構成であ
る。
合成樹脂製でありi面が略沖形の柱状のブロック54〜
57に固定ピン端F5Bが口過して植設された構成であ
る。
このピン端FK4立体50〜53は、各ピン端子58の
うち士りに突出した部分が基板31のスルーホールに差
し込まれて半田付けされて、ブロック54〜57が基板
31の下面31bに当接した状態で、基板31の全部の
辺、即ち四辺にW)って設けである。
うち士りに突出した部分が基板31のスルーホールに差
し込まれて半田付けされて、ブロック54〜57が基板
31の下面31bに当接した状態で、基板31の全部の
辺、即ち四辺にW)って設けである。
を記のコンビ1−タモジュール30は第3図及び第4図
に丞すように、ピン端子58だけを突出させて、鉄板製
のケース部80と蓋部81とよりなるケース82内に収
容してあり、シールドされている。第5図に示すように
、ケース部80の底板部83の四辺にはII長長形形状
開口84が形成L/Tある。
に丞すように、ピン端子58だけを突出させて、鉄板製
のケース部80と蓋部81とよりなるケース82内に収
容してあり、シールドされている。第5図に示すように
、ケース部80の底板部83の四辺にはII長長形形状
開口84が形成L/Tある。
ピン端子58は第3図、第4図、第5図に示すように開
口84を通してケース82の下面の周囲より突出してい
る。
口84を通してケース82の下面の周囲より突出してい
る。
ケース82内に収まっている」ンビl−タfジ1−ル3
0唸パーソナルコンピュータ本体の主要部として−のt
C部品と同じ感覚で取り扱われ、ピン端子58をボード
(図示せず)の端子孔(図示せず)内に差し込んで、パ
ーソナルコンビコータ本体のボード上に実装されて使用
される。
0唸パーソナルコンピュータ本体の主要部として−のt
C部品と同じ感覚で取り扱われ、ピン端子58をボード
(図示せず)の端子孔(図示せず)内に差し込んで、パ
ーソナルコンビコータ本体のボード上に実装されて使用
される。
CPU32は回路的に中心をなすものであり、配線が集
中する関係上、基板31の略中火に配しである。またC
PU32は発熱損が多く、放熱し易いように基板31の
上面31aに設けである。
中する関係上、基板31の略中火に配しである。またC
PU32は発熱損が多く、放熱し易いように基板31の
上面31aに設けである。
またポーチ(1)(2)(3)33,34゜35−+、
35−2は同じ場所に集まっている。
35−2は同じ場所に集まっている。
これにより、実装のために基板31に゛「田ペーストを
各ポーチの実装予定部分に印−する場合に印刷の条件を
同じとすることが出来る。、またリノO−炉を通す場合
も同一条件で半田0けが出来る。
各ポーチの実装予定部分に印−する場合に印刷の条件を
同じとすることが出来る。、またリノO−炉を通す場合
も同一条件で半田0けが出来る。
またポーチ(1)(2)(3)33.34゜35 1.
35 2の組み付けがし易い。
35 2の組み付けがし易い。
また、ポーチ(1)(2)(3)33.34゜35−
+ 、 35−2はCPLI32の略真下の部位に配し
である。これにより、両名間を接続する基板31の内層
の配線の長さが短くて済む。この結果、波形歪も少なく
なり、且つ不要な輻射も少なくなる。また、平面図上C
PU32はポーチ(1)(2)(3)33.34.35
−1.35−zが配される領域の内側に含まれることに
なり、CPU32及びポーチ(1)(2)(3)33.
34゜35 +、35 zは高密度実装しである。
+ 、 35−2はCPLI32の略真下の部位に配し
である。これにより、両名間を接続する基板31の内層
の配線の長さが短くて済む。この結果、波形歪も少なく
なり、且つ不要な輻射も少なくなる。また、平面図上C
PU32はポーチ(1)(2)(3)33.34.35
−1.35−zが配される領域の内側に含まれることに
なり、CPU32及びポーチ(1)(2)(3)33.
34゜35 +、35 zは高密度実装しである。
またDRAM38.39は、CPU32との接続の数が
比較的少ない。この関係で、基板31の端の近傍に配設
しである。
比較的少ない。この関係で、基板31の端の近傍に配設
しである。
またピン端F5Bは基板31の周辺に泊って設けである
。
。
基板31の大きさは小さいけれども、この外周縁の総延
長は約300#IIIと長いため、ピン端子5日の数が
192本と多いけれども二列に並んで収まっている。
長は約300#IIIと長いため、ピン端子5日の数が
192本と多いけれども二列に並んで収まっている。
またピン端子58が基板31の周縁部分にだけ配されて
いるため、基板31のうち周縁部分を除く内側の部分は
電子部品の実装に供されることにより、電子部品の実装
にスペースが効率的に使用される。
いるため、基板31のうち周縁部分を除く内側の部分は
電子部品の実装に供されることにより、電子部品の実装
にスペースが効率的に使用される。
■ コンピュータモジュール30が適用されるバーンプ
ルコンピュータ及びコンピュータモジュール30の回路
構成について 第6図U第1図のコンビエータモジ1−ル30が適用さ
れる一般のパーソナル」ノビ1−夕のシステム構成図を
丞す。同図中、60はパーソノルコンピュータ本体で、
本発明が対象としているコンビ1−タモジュール30.
外部機器に対する人出力Mal)を行なうインタノI−
スモジ1−ル61゜拡張メモリ62.DC/[)Cコン
バータ63.リセット回路64等にて構成されている。
ルコンピュータ及びコンピュータモジュール30の回路
構成について 第6図U第1図のコンビエータモジ1−ル30が適用さ
れる一般のパーソナル」ノビ1−夕のシステム構成図を
丞す。同図中、60はパーソノルコンピュータ本体で、
本発明が対象としているコンビ1−タモジュール30.
外部機器に対する人出力Mal)を行なうインタノI−
スモジ1−ル61゜拡張メモリ62.DC/[)Cコン
バータ63.リセット回路64等にて構成されている。
コンビ1−タtジ1−ル30に番1外部端子が設けられ
ており、ACアダプタ65からDC/DCLIンバータ
63を介して電源電圧が与えられ、又、キーボード及び
外部機器66からの各種情報を供給されて各種演算処理
を行なう。
ており、ACアダプタ65からDC/DCLIンバータ
63を介して電源電圧が与えられ、又、キーボード及び
外部機器66からの各種情報を供給されて各種演算処理
を行なう。
インタフェースモジュール61は、フロッピーディスク
67に対するl+1111を行なう′ノロッピーディス
クIII II N路68.磁気ディスク70に対する
1、1Itlllを行なう磁気ディスク’m5wt回路
71.変・復調器72に対する入出力制御を行なう直列
入出力インタノI−スフ3.プリンタ74に対する入出
力制御を行なうプログラマブル亜列入出力インタフl−
スフ5.モニタ76に対する入出力制御を行なうデイス
プレィインタフェース77にて構成されている。
67に対するl+1111を行なう′ノロッピーディス
クIII II N路68.磁気ディスク70に対する
1、1Itlllを行なう磁気ディスク’m5wt回路
71.変・復調器72に対する入出力制御を行なう直列
入出力インタノI−スフ3.プリンタ74に対する入出
力制御を行なうプログラマブル亜列入出力インタフl−
スフ5.モニタ76に対する入出力制御を行なうデイス
プレィインタフェース77にて構成されている。
第7図は第6図に示すコンビ1−タモジl−ル30の1
1aブロック図を示す。このものの基本的な機能は従来
一般のものと同様であるので、その動作の概略を説明す
る。第11図において、CPtJ 32はコンピュータ
モジ1−ル30全体のυ制御を行なうもので、所定プロ
グラムに従って制御を行なう構成とされている。ポーチ
(3)35−1は7ドレスバツフ?で、CPu32から
指定される7ドレスをバッノ?シ、このアドレスによっ
て後述のDRAM38J39や8108−ROM36.
37等のアドレスが指定される。ポーチ(3)35−2
はデータバツノ?で、CPU32の1lIIIllによ
って出力されるデータをバッフ7し、このデータはコン
ピュータモジ1−ル30内の諸回路及びピン端子58を
介して外部回路に送られて所定の処理が行なわれる。
1aブロック図を示す。このものの基本的な機能は従来
一般のものと同様であるので、その動作の概略を説明す
る。第11図において、CPtJ 32はコンピュータ
モジ1−ル30全体のυ制御を行なうもので、所定プロ
グラムに従って制御を行なう構成とされている。ポーチ
(3)35−1は7ドレスバツフ?で、CPu32から
指定される7ドレスをバッノ?シ、このアドレスによっ
て後述のDRAM38J39や8108−ROM36.
37等のアドレスが指定される。ポーチ(3)35−2
はデータバツノ?で、CPU32の1lIIIllによ
って出力されるデータをバッフ7し、このデータはコン
ピュータモジ1−ル30内の諸回路及びピン端子58を
介して外部回路に送られて所定の処理が行なわれる。
DRAM38.39を駆動するに際し、°カスタムIC
43にて作られたアクセスタイミング制御4a Rが用
いられ、このアクセスタイミングl1ltlll信月を
基にしてデイレイライン41にてアクセスタイミングが
竹られたDRAM38.39のアドレス指定が行なわれ
る。なお、バイポーラF ROM2Oはこのアクセスに
従っていわゆるメモリに割振りを行なう。
43にて作られたアクセスタイミング制御4a Rが用
いられ、このアクセスタイミングl1ltlll信月を
基にしてデイレイライン41にてアクセスタイミングが
竹られたDRAM38.39のアドレス指定が行なわれ
る。なお、バイポーラF ROM2Oはこのアクセスに
従っていわゆるメモリに割振りを行なう。
ポーチ(2)34はDMA (ダイレクト・メモリ・ア
クセス〉インタフェース34a、ハードとソフトとの1
iili[jをとるための処1i!WyI間を作るタイ
マ34b2割込みコントロール回路34Cにて構成され
ている。又、カレンダモジ1−ル42は日付は表示のた
めの時計のクロック発振源である水晶発振器を有してお
り、ポーチ(1)33のカレンダ1111111回路に
クロックを供給して日付st表示を行なう。キーボード
コントローラ44は外部のキーボードからの指定信号を
コンビ1−タモジ1−ル30内の所定のM@路に入力し
たり、cpu32からの糾w信号をt−ボードに入力し
たりするキーボード制御のインタフェースとして動作す
る。
クセス〉インタフェース34a、ハードとソフトとの1
iili[jをとるための処1i!WyI間を作るタイ
マ34b2割込みコントロール回路34Cにて構成され
ている。又、カレンダモジ1−ル42は日付は表示のた
めの時計のクロック発振源である水晶発振器を有してお
り、ポーチ(1)33のカレンダ1111111回路に
クロックを供給して日付st表示を行なう。キーボード
コントローラ44は外部のキーボードからの指定信号を
コンビ1−タモジ1−ル30内の所定のM@路に入力し
たり、cpu32からの糾w信号をt−ボードに入力し
たりするキーボード制御のインタフェースとして動作す
る。
上記実施例においては、ピン端F5Bは基板31の全部
に設けであるが、基板31のうち仔意の2辺又は3辺に
だけ設けてもよい。
に設けであるが、基板31のうち仔意の2辺又は3辺に
だけ設けてもよい。
■ ポーチ(1)33の構造について
次に前記ポーチ(1)33の構造について第8図、第9
図を参照して説明する。各図中、第15図及び第16図
に示す構成部分と対応する部分には同一符号を付し、そ
の説明は省略する。
図を参照して説明する。各図中、第15図及び第16図
に示す構成部分と対応する部分には同一符号を付し、そ
の説明は省略する。
第8@Iは第15図の縮尺の約2倍の縮尺で示しである
。
。
110はステージであり、ここに′P導体ブップ102
がボンディングされている。
がボンディングされている。
111は複数のリードである。
112は半導体チップ102上のパッドとリード111
の先端とにボンディングされて両名間を接続するるワイ
ヤである。
の先端とにボンディングされて両名間を接続するるワイ
ヤである。
113は半導体チップ102.リード111智を封止す
る樹脂パッケージ部である。
る樹脂パッケージ部である。
ワイヤ112の長さ(3はワイヤホンダの什様により定
まる性格の−bのであり、略2履e?度である。
まる性格の−bのであり、略2履e?度である。
これU通常の半導体装置における通常の値である。
リード111の長さL4は、約2mであり、ワイヤ11
2と略同じ長さである。
2と略同じ長さである。
これにより、ポーチ(1)33の勺イズa2xb2は1
4ayX14mg+と、従来のポーチ(1)12の豹1
/4と小型となっている。第8図の半導体チップ102
を第15図に示す半導体チップ102の大きさにまで縮
小して、第8図と第15図とを比較すると、ポーチ(1
)33のサイズが従来のポーチ12に比べて如何に小型
であるかが分かるであろう。
4ayX14mg+と、従来のポーチ(1)12の豹1
/4と小型となっている。第8図の半導体チップ102
を第15図に示す半導体チップ102の大きさにまで縮
小して、第8図と第15図とを比較すると、ポーチ(1
)33のサイズが従来のポーチ12に比べて如何に小型
であるかが分かるであろう。
厚さjz’62.5雌と従来のポーチ(1)12より薄
い。
い。
リード111は、全長に頁って同幅(W+ (=0.
18am)である。
18am)である。
これにより、ポーチ(1)33の各辺の長さが14履と
従来の約172であるにも拘らず、隣り合うリード間に
、短絡を起こしにくい、0.32 tanというギャッ
プQ0が確保されている。
従来の約172であるにも拘らず、隣り合うリード間に
、短絡を起こしにくい、0.32 tanというギャッ
プQ0が確保されている。
またリード111のうち、ポーチ(1)33の各辺のう
ち中央のり一ド111−1については途中に蔓形部11
1−18を有する。
ち中央のり一ド111−1については途中に蔓形部11
1−18を有する。
また他のり一ド111−1 、 111−2・・・11
1−nについては、菱形部111−18の辺に対応した
9字状の折り曲げ部111−1a、 111−2a・
・・111− naが、中央のリード111−−+に関
して左右対称に形成しである。即ち、リード111−+
〜111− a−1の折り曲げM 111−1a 〜1
11−1+−1)aは第12図中上方へ凹んだ9字状で
あり、リード111− m+1〜111−nの折り曲げ
部11L−(s+1)a〜111−naはW412図中
下方へ凹んだ9字状である。
1−nについては、菱形部111−18の辺に対応した
9字状の折り曲げ部111−1a、 111−2a・
・・111− naが、中央のリード111−−+に関
して左右対称に形成しである。即ち、リード111−+
〜111− a−1の折り曲げM 111−1a 〜1
11−1+−1)aは第12図中上方へ凹んだ9字状で
あり、リード111− m+1〜111−nの折り曲げ
部11L−(s+1)a〜111−naはW412図中
下方へ凹んだ9字状である。
コノ菱形is 111−sa、 V字状折り曲げ部11
1−1a、 IIL−2a・・−111−flaは、
第1にはり一ド(111に外方への引張り力が作用した
とぎにもリード111が樹脂パッケージ部113より抜
けに<<シて、リードに長さが短くなってその分抜は易
くなったことを補っている。第2には、リード111の
縁に沿う長さをかせいで、リードに沿つて侵入する水分
が先端のワイヤボンディング部分にまで到りにククシて
いる。
1−1a、 IIL−2a・・−111−flaは、
第1にはり一ド(111に外方への引張り力が作用した
とぎにもリード111が樹脂パッケージ部113より抜
けに<<シて、リードに長さが短くなってその分抜は易
くなったことを補っている。第2には、リード111の
縁に沿う長さをかせいで、リードに沿つて侵入する水分
が先端のワイヤボンディング部分にまで到りにククシて
いる。
またリード111の内側先端は、これを粘ぶ線114が
、ステージ11Gに対して、略「シーーー刀となるよう
になっている。これにより、ポーチ(1)33の一辺に
並ぶ各リードに接続されるワイヤの長さが略智6くなっ
ている。これにより、ワイヤボンディングがし易くなっ
てぃ゛る。
、ステージ11Gに対して、略「シーーー刀となるよう
になっている。これにより、ポーチ(1)33の一辺に
並ぶ各リードに接続されるワイヤの長さが略智6くなっ
ている。これにより、ワイヤボンディングがし易くなっ
てぃ゛る。
次にステージ110についてみると、この大きさは、半
導体チップ102と略同じ大きさである。
導体チップ102と略同じ大きさである。
ステージ11Gの周囲の所々に、コ字状に張り出した、
穴あき張り出し部115−+〜115・−5が形成しで
ある。
穴あき張り出し部115−+〜115・−5が形成しで
ある。
半導体チップ102のパッドのうち接地すべきパッド1
16については、ワイヤ112−1を当該パッド116
と穴あぎ張り出し部115−+ とにボンディングして
あり、当該パッド116は接地されている。
16については、ワイヤ112−1を当該パッド116
と穴あぎ張り出し部115−+ とにボンディングして
あり、当該パッド116は接地されている。
また、接地されるリード111−sについても、穴あき
張り出しWB115−2にワイヤ112−2を介らて接
続しである。
張り出しWB115−2にワイヤ112−2を介らて接
続しである。
即ち、穴あき張り出し!!$115−+〜115−sを
設番することにより、ステージ11Gの大きさを従来の
ものより小さくして半導体チップ102と実質上Ff4
じ大きさである必!!最小限の大きざとしである。
設番することにより、ステージ11Gの大きさを従来の
ものより小さくして半導体チップ102と実質上Ff4
じ大きさである必!!最小限の大きざとしである。
このため、樹脂パッケージ部113とステージ11(l
との熱膨張係数の差により生ずる熱歪を最小に押えてこ
れによる悪影響が抑制される。
との熱膨張係数の差により生ずる熱歪を最小に押えてこ
れによる悪影響が抑制される。
ステージ11Gを1記のサイズ及び形状としたことによ
り、areパッケージ部113を従来に比べて小型且つ
薄型としても、所定の信頼性を確保できる。
り、areパッケージ部113を従来に比べて小型且つ
薄型としても、所定の信頼性を確保できる。
他のポーチ(2)、(3)、34.35−s 。
35−2も上記ポーチ(1)33と実買上同じ構造であ
る。
る。
CPU32を上記と同じ構造とすることもできる。
第10図乃至第12図は本発明の回路モジ1−ルの別の
実施例であるメモリモジ1−ル120を示す。
実施例であるメモリモジ1−ル120を示す。
121は正方形状の一枚の基板である。
122−r 〜122−s u夫/r 256にビット
のDRAMであり、1列に311つ3列に並べて正方形
の領域内に配列されて、基板121の下面121aに実
装されている。
のDRAMであり、1列に311つ3列に並べて正方形
の領域内に配列されて、基板121の下面121aに実
装されている。
各DRAM122−、〜122−.のサイズは約7燗×
約7a11である。
約7a11である。
123、 124. 125. 126は夫々ピン端f
組立体であり、合成eta製であり断面が略短形の柱状
のブロック 121に固定ピン!171128が貫通し
て植設された構成である。
組立体であり、合成eta製であり断面が略短形の柱状
のブロック 121に固定ピン!171128が貫通し
て植設された構成である。
このピン端子組立体123〜126u 、各ピン端子1
28のうち上方に突出した部分が基板121のスルーホ
ールに差し込まれてY山付けされて、ブロック127が
基板121の下1ii1121bに当接した状態で、基
板121の全部の辺、即ち四辺に沿って設けである。
28のうち上方に突出した部分が基板121のスルーホ
ールに差し込まれてY山付けされて、ブロック127が
基板121の下1ii1121bに当接した状態で、基
板121の全部の辺、即ち四辺に沿って設けである。
このように、DRAM 122−+〜122−sのサイ
ズが小さく、これらが縦方向と横方向に紗んで配設して
あり、且つvA定ピン端F128が基板121の四辺の
全部に沿って配列しであることにより、メモリモジュー
ル120は35厘×351m1mと小さい。
ズが小さく、これらが縦方向と横方向に紗んで配設して
あり、且つvA定ピン端F128が基板121の四辺の
全部に沿って配列しであることにより、メモリモジュー
ル120は35厘×351m1mと小さい。
このメモリモジ1−ル12Gは、前記のコンピュータモ
ジュール30の拡張メモリとして使用されるものであり
、コンビ1−タモジュール30が実装されたボート上に
、上記固定ピン端子128を利用して、)記のコンビ1
−タモジュール30の場合と同様に実装される。
ジュール30の拡張メモリとして使用されるものであり
、コンビ1−タモジュール30が実装されたボート上に
、上記固定ピン端子128を利用して、)記のコンビ1
−タモジュール30の場合と同様に実装される。
(発明の効果)
以上説明した様に本発明によれば、以下の特長を右する
。
。
請求項1の発明によれば、端子を基板の外周側の複数辺
に配してなる構成であるため、基板が小さくとも数多く
の端子を設けることが出来、また電子部品を実装しうる
領域を基板上に効率良く確保することが出来、基板の本
望化、ひいては回路モジュールの小型化を図ることが出
来る。
に配してなる構成であるため、基板が小さくとも数多く
の端子を設けることが出来、また電子部品を実装しうる
領域を基板上に効率良く確保することが出来、基板の本
望化、ひいては回路モジュールの小型化を図ることが出
来る。
請求項2の発明によれば、コンピュータを構成するモジ
ュールを小型にできる。
ュールを小型にできる。
請求項3の発明によれば、リードの良さを短くして半導
体部品の小型化を図ることができる。
体部品の小型化を図ることができる。
請求項4の発明によれば、リードの幅の点から半導体部
品の小型化を図ることができる。
品の小型化を図ることができる。
請求項5の発明によれば、リードの艮ざを短くすること
と、リードの幅の点の双方から゛P2q体部品の小型化
を図ることが出来る。
と、リードの幅の点の双方から゛P2q体部品の小型化
を図ることが出来る。
請求項6の発明によれば、CPU、メモリ回路部品、t
i1m回路部品を基板の上面と下面とに和み付けた構成
であるため、これらを基板の・一方の面に限って組み付
けた構成に比べて基板を小型に出来る。
i1m回路部品を基板の上面と下面とに和み付けた構成
であるため、これらを基板の・一方の面に限って組み付
けた構成に比べて基板を小型に出来る。
請求項7の発明によれば、配線が集中するCPUを基板
の略中矢に配することにより、基板の配線パターンを合
理的に形成し得、且つ他の部品を合理的に配設すること
が可能となる。
の略中矢に配することにより、基板の配線パターンを合
理的に形成し得、且つ他の部品を合理的に配設すること
が可能となる。
またCPUは発熱陽が多く効率良い放熱が要求される。
CPuを基板の上面に配設することにより、V−面に設
けた場合に比べて放熱効率が良い。
けた場合に比べて放熱効率が良い。
ポーチを基板の下面側でCPUの近傍に配設することに
より、CPUとポーチを接続する基板内の配線の長さが
知くて済み、この結果、波形歪が少なくなり、@射も起
きにくくなる。
より、CPUとポーチを接続する基板内の配線の長さが
知くて済み、この結果、波形歪が少なくなり、@射も起
きにくくなる。
またDRAMとCPUとの接続回線の数は少なく、DR
AMは基板の端側に設けても特に不都合はない。
AMは基板の端側に設けても特に不都合はない。
″′請求118の発明によれば、端子を除いてケース内
に収納されているため、外部からの雑音により妨害され
ることがなく、信頼性を向上させることが出来る。
に収納されているため、外部からの雑音により妨害され
ることがなく、信頼性を向上させることが出来る。
請求項9の発明によれば、固定端子ピンが基板の複数の
辺に:沿って基板の上下面のうち一方向に延出した構成
であるため、回路モジュールを例えばバーソプルコンピ
ュータのボートと平行となる低い姿勢でボード上に実装
することができる。
辺に:沿って基板の上下面のうち一方向に延出した構成
であるため、回路モジュールを例えばバーソプルコンピ
ュータのボートと平行となる低い姿勢でボード上に実装
することができる。
請求項1Qの発明によれば、固定端子ピンを除いてシー
ルドされているため、信頼性を向干し得る。
ルドされているため、信頼性を向干し得る。
請求項11の発明によれば、固定端fピンが基板の相対
向する辺に沿って設けであるため、回路モジュールを−
のICチップと同じ感覚が取り扱うことが出来、組み付
けがし易く、例えばパーソナルコンピュータの組立作業
がし易い。
向する辺に沿って設けであるため、回路モジュールを−
のICチップと同じ感覚が取り扱うことが出来、組み付
けがし易く、例えばパーソナルコンピュータの組立作業
がし易い。
請求項12の発明によれば、固定端子ピンが基板の四辺
全部に沿っているため、その分基板の大きさを小さく出
来る。
全部に沿っているため、その分基板の大きさを小さく出
来る。
第1図U本発明の回路モジユールの一実施例であるコン
ピュータモジ1−ルの平面図、第2図は第1図のコンビ
1−タモジュールの底面図、 第3図は第1図の」ンビュータモジ1−ルがケース内に
収まった状態をケースを1Illi而して示す一部切銭
正面図、 第4図は第1図のコンピュータモジ1−ルがケース内に
収まった状態をケースを断面して示す側面図、 第5図はコンピュータモジュールの−のピン端子組立体
とケース部のIl長開口との間係を示す図、第6図は第
1図及び第2図のコンピュータモジ1−ルが適用される
一般のバーソプルコンピュータのシスiム構成図、 第7図は第1図呼び第2図のコンピュータモジュールの
ブロック図、 第8図は第2図中−のポーチを透視して示す甲Iii図
、 第9図は第8図中IX−IXに沿う断面図、第10t!
lは本発明の回路モジ1−ルの別の実施例であるメモリ
モジ1−ルの平面図、 第11図Llt第10図のメモリモジュールの底面図、 第12図は第10図のメモリモジ1−ルの正面図、 第13図は従来例の平面図、 第14図はその正面図、 第16図は第15図中x vt −x vtに沿う断面
図である。 30・・・コンビ1−タモジュール、31・・・基板、
32・・・CPU、33・・・ポーチ(1)、34・・
・ポーチ(2)、35−+ 、35−1・・・ポーチ(
3)、36.37・・・B 1108−RO,38,3
9・・・DRAM、40・・・バイポーラ、43・・・
カスタムIC。 44・・・キーボードコントローラ、50〜53・・・
ピン端子組立体、54−57・・・ブロック、58・・
・固定ピン端子、60・・・パーツプルコンビ1−タ本
体、80・・・ケース部、81・・・蓋部、82−・・
ケース、84・・・開口、11G・・・ステージ1.1
11・・・リード、112・・・ワイヤ。
ピュータモジ1−ルの平面図、第2図は第1図のコンビ
1−タモジュールの底面図、 第3図は第1図の」ンビュータモジ1−ルがケース内に
収まった状態をケースを1Illi而して示す一部切銭
正面図、 第4図は第1図のコンピュータモジ1−ルがケース内に
収まった状態をケースを断面して示す側面図、 第5図はコンピュータモジュールの−のピン端子組立体
とケース部のIl長開口との間係を示す図、第6図は第
1図及び第2図のコンピュータモジ1−ルが適用される
一般のバーソプルコンピュータのシスiム構成図、 第7図は第1図呼び第2図のコンピュータモジュールの
ブロック図、 第8図は第2図中−のポーチを透視して示す甲Iii図
、 第9図は第8図中IX−IXに沿う断面図、第10t!
lは本発明の回路モジ1−ルの別の実施例であるメモリ
モジ1−ルの平面図、 第11図Llt第10図のメモリモジュールの底面図、 第12図は第10図のメモリモジ1−ルの正面図、 第13図は従来例の平面図、 第14図はその正面図、 第16図は第15図中x vt −x vtに沿う断面
図である。 30・・・コンビ1−タモジュール、31・・・基板、
32・・・CPU、33・・・ポーチ(1)、34・・
・ポーチ(2)、35−+ 、35−1・・・ポーチ(
3)、36.37・・・B 1108−RO,38,3
9・・・DRAM、40・・・バイポーラ、43・・・
カスタムIC。 44・・・キーボードコントローラ、50〜53・・・
ピン端子組立体、54−57・・・ブロック、58・・
・固定ピン端子、60・・・パーツプルコンビ1−タ本
体、80・・・ケース部、81・・・蓋部、82−・・
ケース、84・・・開口、11G・・・ステージ1.1
11・・・リード、112・・・ワイヤ。
Claims (12)
- (1)一又は複数の半導体部品を基板に組み付け、且つ 端子を上記基板の外周側の複数辺に配してなる構成の回
路モジュール。 - (2)上記半導体部品は、コンピュータを構成するCP
U、メモリ回路部品及び制御回路部品である請求項1記
載の回路モジュール。 - (3)上記半導体部品は、 半導体チップと、該半導体チップの囲りに放射状に配さ
れたリードと、該半導体チップと上記リードを接続する
ワイヤとを樹脂パッケージ部により封止した構成であり
、 上記リードが上記ワイヤと略等しい長さである請求項1
記載の回路モジュール。 - (4)上記半導体部品は、 半導体チップと、該半導体チップの囲りに放射状に配さ
れたリードと、該半導体チップと上記リードを接続する
ワイヤとを樹脂パッケージ部により封止した構成であり
、 上記リードが全長に亘って同一幅であるクレーム1記載
の回路モジュール。 - (5)上記半導体部品は、 半導体チップと、該半導体チップの囲りに放射状に配さ
れたリードと、該半導体チップと上記リードを接続する
ワイヤとを樹脂パッケージ部により封止した構成であり
、 上記リードが上記ワイヤと略等しい長さであり、且つ全
長に亘って同一幅であるクレーム1記載の回路モジュー
ル。 - (6)上記半導体部品が、コンピュータを構成するCP
U、メモリ回路部品及び制御回路部品であり、 該CPU、該メモリ回路部品及び該制御回路部品を上記
基板の上面及び下面に組み付けてなる構成の請求項1記
載の回路モジュール。 - (7)上記CPUを上記基板の上面の略中央に配し、 上記メモリ回路を上記基板の下面のうち上記CPUの近
傍に配し、 且つ上記メモリ回路を構成するDRAMを上記基板の端
側に配してなる構成の請求項6記載の回路モジュール。 - (8)ケース部と蓋部とよりなるケースを更に有し、該
ケース内に上記半導体部品が組み付けられた基板が収納
されてシールドされ、上記ケース部及び蓋部のうちの一
方が、上記端子を露出させる開口を有する請求項1記載
の回路モジュール。 - (9)上記半導体部品は、コンピュータを構成するCP
U、メモリ回路部品及び制御回路部品であり、 上記端子が、基板の複数の辺に沿って外周側に、その全
部が上記基板の上面及び下面のうちの一方より突出して
一方向に延出させて設けられた固定端子ピンであり、 該固定端子ピンによりコンピュータのボードに電気的且
つ機械的に接続可能とした構成の請求項1記載の回路モ
ジュール。 - (10)ケース部と蓋部とよりなるケースを更に有し、
該ケース内にCPU、メモリ回路部品、制御回路部品が
組み付けられた基板が収納されてシールドされ、上記ケ
ース部及び蓋部のうちの一方が、上記固定端子ピンを露
出させる開口を有する請求項9記載の回路モジュール。 - (11)該基板は矩形状を有し、上記固定端子ピンを上
記基板の少なくとも相対向する辺に沿って外周側に配し
てなる請求項9記載の回路モジュール。 - (12)該基板は矩形状を有し、上記固定端子ピンが上
記基板の四辺の全部に沿って基板の外周側に配してなる
請求項9記載の回路モジュール。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1171715A JPH0336614A (ja) | 1989-07-03 | 1989-07-03 | 回路モジュール |
US07/544,605 US5307503A (en) | 1989-07-03 | 1990-06-27 | Shielded circuit module with terminal pins arrayed on four sides for connection to a computer board |
DE69023971T DE69023971T2 (de) | 1989-07-03 | 1990-07-03 | Schaltungsmodul. |
EP90307283A EP0407156B1 (en) | 1989-07-03 | 1990-07-03 | Circuit module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1171715A JPH0336614A (ja) | 1989-07-03 | 1989-07-03 | 回路モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0336614A true JPH0336614A (ja) | 1991-02-18 |
Family
ID=15928334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1171715A Pending JPH0336614A (ja) | 1989-07-03 | 1989-07-03 | 回路モジュール |
Country Status (4)
Country | Link |
---|---|
US (1) | US5307503A (ja) |
EP (1) | EP0407156B1 (ja) |
JP (1) | JPH0336614A (ja) |
DE (1) | DE69023971T2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2675747B2 (ja) * | 1993-03-26 | 1997-11-12 | 日立電子株式会社 | 無線機 |
DE19627858A1 (de) * | 1996-07-11 | 1998-01-22 | Eurotec Ges Fuer Energiesparte | Komplexes Leistungsbauelement |
US6522173B1 (en) * | 1998-03-31 | 2003-02-18 | Kanji Otsuka | Electronic device |
KR101061853B1 (ko) * | 2003-08-29 | 2011-09-02 | 삼성전자주식회사 | 표시 장치 및 그 표시판 |
US7858384B2 (en) * | 2005-04-29 | 2010-12-28 | Kimberly-Clark Worldwide, Inc. | Flow control technique for assay devices |
US7803319B2 (en) * | 2005-04-29 | 2010-09-28 | Kimberly-Clark Worldwide, Inc. | Metering technique for lateral flow assay devices |
JP6680121B2 (ja) * | 2016-01-06 | 2020-04-15 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
US10177770B2 (en) * | 2016-01-06 | 2019-01-08 | Seiko Epson Corporation | Circuit device, oscillator, electronic apparatus, and vehicle |
US10034407B2 (en) * | 2016-07-22 | 2018-07-24 | Intel Corporation | Storage sled for a data center |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4468727A (en) * | 1981-05-14 | 1984-08-28 | Honeywell Inc. | Integrated cellular array parallel processor |
US4797808A (en) * | 1981-06-22 | 1989-01-10 | Texas Instruments Incorporated | Microcomputer with self-test of macrocode |
US4513354A (en) * | 1983-09-26 | 1985-04-23 | Sentrol, Inc. | Housing for an electronic circuit board |
JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
US4705917A (en) * | 1985-08-27 | 1987-11-10 | Hughes Aircraft Company | Microelectronic package |
US4661886A (en) * | 1985-10-03 | 1987-04-28 | Burroughs Corporation | Magnetically sealed multichip integrated circuit package |
DE3609170C1 (de) * | 1986-03-19 | 1987-10-08 | Chemie Filter Gmbh Verfahren | Elektronisches Geraet mit aufeinandergestapelten Hauptmodulen |
US4774635A (en) * | 1986-05-27 | 1988-09-27 | American Telephone And Telegraph Company At&T Bell Laboratories | Semiconductor package with high density I/O lead connection |
US5065282A (en) * | 1986-10-17 | 1991-11-12 | Polonio John D | Interconnection mechanisms for electronic components |
DE8708332U1 (ja) * | 1987-06-12 | 1987-08-06 | Schleicher Electronic Gmbh & Co Kg, 8000 Muenchen, De | |
US4903113A (en) * | 1988-01-15 | 1990-02-20 | International Business Machines Corporation | Enhanced tab package |
US4891686A (en) * | 1988-04-08 | 1990-01-02 | Directed Energy, Inc. | Semiconductor packaging with ground plane conductor arrangement |
FR2645680B1 (fr) * | 1989-04-07 | 1994-04-29 | Thomson Microelectronics Sa Sg | Encapsulation de modules electroniques et procede de fabrication |
-
1989
- 1989-07-03 JP JP1171715A patent/JPH0336614A/ja active Pending
-
1990
- 1990-06-27 US US07/544,605 patent/US5307503A/en not_active Expired - Fee Related
- 1990-07-03 EP EP90307283A patent/EP0407156B1/en not_active Expired - Lifetime
- 1990-07-03 DE DE69023971T patent/DE69023971T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0407156A3 (en) | 1991-10-02 |
US5307503A (en) | 1994-04-26 |
EP0407156A2 (en) | 1991-01-09 |
EP0407156B1 (en) | 1995-12-06 |
DE69023971T2 (de) | 1996-04-25 |
DE69023971D1 (de) | 1996-01-18 |
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