JPH03148132A - スタンダードセル方式の半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスタンダードセル方式の半導体集積回路装置（
ＩＣ，ＬＳＩ、ＶＬＳＩなどと分類されることがあるが
、これらを総称してＩＣという）に関し、特に入出力セ
ルに特徴をもつＩＣに関するものである。

（従来の技術） スタンダードセル方式によりライブラリー化されている
セルを組み合わせて作られたＩＣチップの一例を第３図
に示す。

内側にロジック回路部などの回路ブロック２ａ。

２ｂ、２ｃが配置され、周辺部には入出力セル４が配置
されている。入出力セル４にはＩＣチップの内部と外部
とを接続するパッド６が設けられている。入出力セル４
には人出力バッファ回路を構或するためにいくつかのト
ランジスタが備えられている。パッド６の内側には内部
回路ブロック２ａ、２ｂ、２ｃを取り囲んで配線領域が
設けられ、その配線領域には低電圧電源ラインのグラン
ドライン８と高電圧電源ライン１０が設けられている。

入出力セル４の人出力バツファ回路に電源を供給すると
きは電源ライン１０から供給され、グランドに接続する
ときはグランドライン８に接続される。

ライブラリー化されている。つまりレディメイドの入出
力セル４は、第４図に拡大して示されるような形状をし
ているのが一般的である。入出力セル４自体の人出カバ
ソファ回路とグランドライン８や電源ライン１０とを接
続する必要のあるときは、コンタクトホールが設けられ
てグランドライン８や電源ライン１０が入出力バッファ
回路と接続される。

回路ブロック２ａ〜２Ｃに電源を供給したり、グランド
に接続する方法としては大きく分けて次の（ａ）、（ｂ
）の２通りがある。

３− （ａ）入出力セル４を通過している電源ライン１０やグ
ランドライン８に接続する。

（ｂ）回路ブロック２ａ、２ｂ、２ｃ用に専用の高電圧
電源ライン、グランドライン及びそれらのパッドを設け
、それらのパッドを経て外部から回路ブロック２ａ、２
ｂ、２ｃに電源を直接供給したり、直接グランドに接続
する。

（発明が解決しようとする課題） 上記の（ａ）の方法では、電源やグランドを内部へ導く
自由度が高く、また、面積的にも有利であるが、入出力
セル４は外部との信号のやり取りをしているため電源電
圧やグランド電圧が不安定であり、ノイズも発生しやす
い。電源電圧やグランド電圧が不安定だと内部回路ブロ
ックへの電源電圧やグランド電圧にも影響し、所望の動
作や特性を得られないことがある。したがって、電気的
には入出力セルと内部回路ブロックとは高電圧電源ライ
ンや低電圧電源ラインを別にする方が望ましい。

また、隣接する入出力セル間においては、同じ＝４ 高電圧電源ライン、同じ低電圧電源ラインを使用しなけ
ればならないので、例えば隣接する入出力セル間で別系
統の高電圧電源ラインや低電圧電源ラインを使用すると
いうような使い方はできない。

ゲートアレイの入出力セル自体の電源ラインについて、
入力用セルの電源ラインと出力用セルの電源ラインとを
別にしたものが提案されている（特開昭６１−２６４７
３７号公報参照）。しかし、この引例はゲートアレイの
入出力セルの電源ラインに関するものであり、スタンダ
ードセル方式のＩＣの電源ラインについては適用するこ
とはできない。

（ｂ）の方法では、入出力セルと内部回路ブロックとで
電源ラインを別系統とするため、内部回路ブロックの電
源電圧やグランド電圧が不安定になる恐れはない。しか
しながら、新たな電源ラインとそれらのパッドが必要に
なるため面積的に不利になる。

また１例えば第３図のように内部に異なる複数の回路ブ
ロック２ａ、２ｂ、２ｃが配置されている場合には、そ
れらの回路ブロック２ａ、２ｂ。

２Ｃに別々の電源ラインを接続しようとすれば、そのた
めのパッドの配置などレイアウト上の制約も発生する。

本発明は入出力セルと内部回路ブロックに対する電源ラ
インの接続の分離を容易にし、また、レイアウト上の制
約も少なくするスタンダードセル方式の半導体集積回路
装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明で用いる入出力セルは高電圧電源ラインと低電圧
電源ラインを備えてスタンダードセルとしてライブラリ
ー化されており、その電源ラインのうち少なくとも一方
の電源ラインは複数本からなる。また、入出力セル自体
の電源ラインは特定の高電圧電源ラインと特定の低電圧
電源ラインに固定されているか、又は任意に選択できる
ようになっている。

（作用） 入出力セルの高電圧電源ラインと低電圧電源うインの少
なくとも一方は複数本を備えており、入出力セル自体の
動作用の電源ラインとしては高電圧電源ラインと低電圧
電源ラインの１本ずつの１組を用いる。その入出力セル
で用いられない電源ラインはその入出力セル上を通過す
る。

複数本が備えられている電源ラインでは入出力セル用と
内部回路ブロック用とを別にすることができる。

入出力セル自体で用いる電源ラインをライブラリーで固
定しておいてもよく、又はどの電源ラインを入出力セル
自体で用いるかをユーザが任意に選択できるようにして
おいてもよい。後者の場合には、例えば隣接する入出力
セル間で別系統の高電圧電源ライン及び／又は低電圧電
源ラインを用いることができる。

内部回路ブロックで用いる電源ラインは高電圧用、低電
圧用についてそれぞれ１本ずつとは限らず、２本以上を
用いて電流容量を大きくするなど、用いる本数は自由に
選ぶことができる。

（実施例） 第１図は本発明により構成されたＩＣチップの一例を表
わし、第２図は同実施例における１個の入出力セルを表
わしている。

ＩＣチップの周辺部には入出力セル１４が配置されてお
り、内部にはロジック回路などを構成する回路ブロック
１２ａ、１２ｂ、１２ｃが配置されている。各入出力セ
ル１４にはパッド１６が設けられており、図には示され
ていないが人出力バッファ回路を構成するためにトラン
ジスタなどが形成されている。パッド１６の内側には内
部回路ブロック１２ａ、１２ｂ、１２ｃが設けられてい
る領域の周囲を取り囲むように４本の低電圧電源ライン
であるグランドライン（ＧＮＤ）１８−１〜１８−４と
、４本の高電圧電源ライン（Ｖｃｃ）２０−１〜２０−
４が設けられている。電源ライン２０−１〜２０−４は
内側から順にＶＣＣ４→Ｖｃｃ３→ｖｃｃ２→ｖｃｃ１
に割り当てられ、グランドライン１Ｂ−１〜１８−４は
内側から順にＧＮＤ４→ＧＮＤ３→ＧＮＤ、→ＧＮＤ□
に割り当てられている。各グランドライン１８−１〜１
８−４と電源− ライン２０−１〜２０−４はそれぞれ第１図に示される
ように専用のパッド１６に接続され、ＩＣチップの外部
に別々に接続される。

入出力セル１４自体の人出カバソファ回路と。

内部回路ブロック１２ａ、１２ｂ、１２ｃはどの高電圧
電源ラインやグランドラインを導いてくることもできる
。例えば、第１図の例について説明すると、内部回路ブ
ロック１２ａは電源ラインＶｃｃ２とグランドラインＧ
ＮＤ、を使用し、内部回路ブロック１２ｂと１２ｃは電
源ラインＶｃｃ４とグランドラインＧＮＤ４を用いてい
る。人出力セル自体の電源とグランドについては図には
示されていないが、適当な高電圧電源ライン、グランド
ラインとの間にコンタクトホールを介して接続している
。

内部回路ブロック１２ａの電源ライン■ｃｃ２とグラン
ドラインＧＮＤ２についてみると、電源ラインＶ　ＣＣ
，用のパッドとグランドラインＧＮＤ、用のパッドはと
もに回路ブロック１２ａから最も遠い位置にある。しか
し、第１図に示されるように。

− それらの電源ライン■ＣＣ２とグランドラインＧＮＤ２
は内部回路ブロック１２ａ、１２ｂ及び１２Ｃを取り囲
むように配置されているため、レイアウト上問題なく接
続することができる。しかしながら、もし、従来のよう
に回路ブロック１２ａにグランドラインＧＮＤ、用のパ
ッドと電源ラインｖｃｃ２用のパッドから直接にグラン
ドや電源を接続しようとすれば、レイアウト上の問題が
生じる。

複数の高電圧電源ラインと、複数のグランドラインを備
えていると、内部回路ブロックの消費電流に応じて柔軟
に対応することも可能である。例えば、回路ブロック１
２ａが大量の電力を消費するとして、図に示されている
電源ラインＶ　ＣＣｚとグランドラインＧＮＤ２だけで
はそれらのラインに電流が流れすぎると考えられるとき
は、それらのラインＶＣＣ２，ＧＮＤ２に加えて例えば
電源ラインＶｃｃ１．グランドラインＧＮＤ、を回路ブ
ロック１２ａに導入するということもできる。このよう
に、回路ブロックに必要な電流量だけの本数の高電圧電
源ラインとグランドラインを用いることができる。これ
に対し、従来の構造では、高電圧電源ラインやグランド
ラインが１本ずつであり、それらの幅が決まっていて電
流の上限も自動的に固定されているため、回路ブロック
単位にきめ細かく電流量を考えたレイアウトをすること
はできない。

実施例では高電圧電源ラインとグランドラインをともに
４本ずつに分割しているが、分割数はこれに限らず任意
に設定することができる。例えばグランドラインを１本
、高電圧電源ラインを３本というように分割してもよく
、高電圧電源ラインの数とグランドラインの数を一致さ
せる必要もない。

また、実施例では配線領域で内側に高電圧電源ラインを
配置し、外側にグランドラインを配置しているが、逆に
内側にグランドライン、外側に高電圧電源ラインを配置
してもよく、また、グランドラインと高電圧電源ライン
を交互に配置するなど、複数の電源ラインの配置様式は
自由に設定することができる。

入出力セル自体のバッファ回路で使用する高電圧電源ラ
インとグランドラインは、隣接する入出力セル間で別の
高電圧電源ラインやグランドラインを使用してもレイア
ウト上の制約を受けない。

（発明の効果） 本発明ではスタンダードセルとしてライブラリー化され
ている入出力セルは高電圧電源ラインと低電圧電源ライ
ンを備えており、それらの電源ラインのうち少なくとも
一方の電源ラインを複数本にしたので、入出力セルと内
部回路ブロックとで高電圧電源ラインや低電圧電源ライ
ンを分離することが容易となり、その結果ノイズなど互
いに悪影響を与えることがなくなる。

電源ラインを内部回路ブロックを取り囲むように配置で
きるので、各内部回路ブロックについて近くの電源ライ
ンと接続することができ、レイアウト上の柔軟性が高く
なる。

回路ブロックの消費電流に応じて接続する高電圧電源ラ
インや低電圧電源ラインの本数を選ぶことにより、電源
やグランドの電流供給能力を変え−１，す ることか容易となる。

また、入出力セル個々について電源やグランドの系統を
それぞれ設定することができるようになる。

【図面の簡単な説明】

第１図は一実ｌＮ４Ｎを示す各部の配置図、第２図は同
実施例における１個の入出力セルを示す配置図、第３図
は従来のＩＣチップを示す配置図、第４図は第３図にお
ける１個の入出力セルを示す配置図である。 １２　ａ−１２ｃ・・・・・・内部回路ブロック、１４
・・・・・・入出力セル、１６・・・・・・パッド、１
８−１〜１８−４・・・・・・グランドライン、２０−
１〜２０−４・・・・・・高電圧電源ライン。

Claims (2)

【特許請求の範囲】
1. （１）ライブラリー化されたスタンダードセルを組み合
   わせて所望の回路を構成する方式の半導体集積回路装置
   において、入出力セルは高電圧電源ラインと低電圧電源
   ラインを備えてスタンダードセルとしてライブラリー化
   されており、前記電源ラインのうち少なくとも一方の電
   源ラインは複数本からなり、かつ、入出力セル自体の電
   源ラインは特定の高電圧電源ラインと特定の低電圧電源
   ラインに固定されていることを特徴とする半導体集積回
   路装置。
2. （２）ライブラリー化されたスタンダードセルを組み合
   わせて所望の回路を構成する方式の半導体集積回路装置
   において、入出力セルは高電圧電源ラインと低電圧電源
   ラインを備えてスタンダードセルとしてライブラリー化
   されており、前記電源ラインのうち少なくとも一方の電
   源ラインは複数本からなり、かつ、入出力セル自体の電
   源ラインは固定されておらず、前記高電圧電源ラインと
   前記低電圧電源ラインから任意に選択できることを特徴
   とする半導体集積回路装置。