JPH02163960A - 半導体装置 - Google Patents

半導体装置

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JPH02163960A
JPH02163960A JP63318245A JP31824588A JPH02163960A JP H02163960 A JPH02163960 A JP H02163960A JP 63318245 A JP63318245 A JP 63318245A JP 31824588 A JP31824588 A JP 31824588A JP H02163960 A JPH02163960 A JP H02163960A
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power
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metal wiring
power supply
supply
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JP63318245A
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English (en)
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Tsuneo Hamai
浜井　恒夫
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、３層以上の多層金属配線構造を有した半導体
装置に関するもので、特に多層金属配線層を有する半導
体装置の基幹電源線のレイアウトに使用されるものであ
る。
（従来の技術） 従来の多層金属配線のパターン平面図を第３図に示す。
図中１はＩＣチップであり、１［バッド２及び接地バッ
ド３よりそれぞれ供給される電源ＶＤＤ及びＧ　Ｎ　Ｄ
　ハ、第２金属層（１！　）　４及び第１金属層（Ａｌ
１）５を通して、チップ全体を周回する電源線パターン
６．７に接続される。この電源線パターン６．７は、論
理ブロック８からの人出力信号線９，１０．１１を考慮
して、第２金属層（左下りのハツチング部）で形成され
る。
論理ブロック８からの入出力信号＆１１９，１０゜１１
は、第１金属層（ハツチングなしの配線パターン）で形
成され、電源線６，７と立体的に交差して、人力バッド
１２．出力バッド１３．他の論理ブロック１４にそれぞ
れ接続される。
（発明が解決しようとする課題） 上記従来のものにあっては、配線バッドと論理ブロック
の間のパターン領域及び論理ブロックと他のブロックの
間のパターン領域は、トランジスタなどの素子は配置さ
れず、電源線、信号線の配線領域として使用される。電
源線６，７のパターン幅は、チップ１が大きくなる（例
えばチップ内蔵トランジスタ数が大きくなる）につれて
、チップ１の消費する電流が増すため、より多くの電流
が流れる様太くなる。このため、チップ１が大きくなる
につれて、パッドとブロック間、ブロックとブロック間
の配線領域は大きくなる。これは、トランジスタの集積
度を上げ、チップサイズの縮小を計ろうとする目的に反
し、トランジスタの集積度を上げても、電源線はさほど
変わらず、あるいはトランジスタ数の増加により電源線
幅を太めるという結果になり、チップサイズの縮小があ
まり計れないという欠点がある。
本発明は前記問題に鑑みてなされたもので、半導体チッ
プ内の２種類あるいはそれ以上の電源線の占を面積の縮
小化を目的としたものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、３層以上の多層金属配線構造をｑした半導体
装置において、前記多層金属配線のうち、或る金属配線
層が第１の電源線を形成し、前記酸る金属配線層と異な
る他の金属配線層が第２の電源線を形成し、前記第１の
電源線と前記第２の電源線が立体的に配置されると同時
に、前記第１の電源線と前記第２の電源線が、平面的に
みて重なって配置されたことを特徴とする半導体装置で
ある。
即ち、本発明の電源線の配線のやり方を、多層の金属配
線層を用いて、２種類の電源線を立体的に、かつ平面的
に見て重ねて配置させることにより、占有面積の縮小化
を図るものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のパターン平面図であるが、これは第３図
のものと対応させた場合の例であるから、対応個所には
同一符号を用いる。第１図に示される如く、チップ１全
体を周回する電源線パターン２１．２２は、第２金属層
（例えば１））（左下りのハツチング部）、第３金属層
（例えばｌ）（右下りのハツチング部）で、平面的にみ
て、同位置につまり重なって、立体的にはそれぞれ独立
して積層した形で形成する。電源バッド２より供給され
る電源ＶＤＤは、例えば第２金属層（例えば１））４で
、チップ全体を周回する電源線パターン２１に接続され
、電源パッド３より供給される電源ＧＮＤは、例えば第
３金属層５′でチップ全体を周回する電源線パターン２
２に接続される。また、論理ブロック８からの入出力信
号線９〜１１は第１金属層（ハツチングなしの配線パタ
ーン）で形成され、電源線２１゜２２と立体的に交差し
て、入力バッド１２．出力バッド１３．他ブロック１４
にそれぞれ接続される。
第２図に、第１図の電源線配線パターン領域の断面図を
示す。最下層に第１金属層でブロック８の人出力信号線
９が形成され、その上層に、第２金属層で電源線パター
ン２１（ＶＤＤ電源）が形成され、最」二層に第３金属
層で電源線パターン２２　（ＧＮＤ電源）が形成される
。各層間は絶縁されているため立体的に配置されても、
電気的に接続することはない。
上記のような構成であれば、従来、平面的に位置をずら
せて平行して配置していたＶＤＤ電源線７とＧＮＤ電源
線６が平面的に重ねかつ立体的に配置できるので、平面
パターンエリアを小さくすることができる。また、付加
価値として、電源ＶＤＤとＧＮＤの間に、平行平板のキ
ャパシターが発生するため、チップ内部で発生する電源
ノイズ（多数のトランジスタが同時にスイッチした時に
起きるノイズ等）を低減することができる。
なお、本発明は、論理ブロックとパッドの電源基幹ばか
りでなく、ブロックとブロック間の電源基幹線等に使用
しても同等の効果を得ることができる。また、本発明の
実施例には、３層金属配線層ついて説明したが、３層以
上の多層金属配線層についても同等の効果を得ることが
でき、その場合、１つの電源で複数の金属配線層を用い
てもよい。また金属配線層２１，２２、信号配線層９〜
１１の上、軍関係は適宜選択してもよい。
［発明の効果］ 以」二説明した如く本発明によれば、多層配線構造の半
導体装置において、面積縮小化が可能であり、また電源
配線間のキャパシター分を利用して、電源ノイズを低減
できる等の利点が得られるものである。
【図面の簡単な説明】
第１図は本発明の一実施例のパターン平面図、第２図は
同実施例の断面的構成図、第３図は従来装置のパターン
平面図である。 １・・・チップ基板、２・・・電源ＶＤＤ用パッド、３
・・・電源（接地）用バッド、８，１４・・・論理ブロ
ック、９〜】１・・・信号線、１２．１３・・・′信号
入力。 出力パッド、２１．２２−２！ｌｌｉ源（ＶＤＤ、ＧＮ
Ｄ）線パターン。 出願人代理人　弁理士　鈴江武彦 ２２（ＧＮＤ） ＝＝＝＝１２１　（ＶＤＤ）

Claims (2)

    【特許請求の範囲】
  1. （１）３層以上の多層金属配線構造を有した半導体装置
    において、前記多層金属配線のうち、或る金属配線層が
    第１の電源線を形成し、前記或る金属配線層と異なる他
    の金属配線層が第２の電源線を形成し、前記第１の電源
    線と前記第２の電源線が立体的に配置されると同時に、
    前記第１の電源線と前記第２の電源線が、平面的にみて
    重なって配置されたことを特徴とする半導体装置。
  2. （２）前記第１の電源線及びまたは第２の電源線に、２
    つ以上の複数の配線層を使用したことを特徴とする請求
    項１に記載の半導体装置。
JP63318245A 1988-12-16 1988-12-16 半導体装置 Pending JPH02163960A (ja)

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KR1019890018675A KR940001285B1 (ko) 1988-12-16 1989-12-15 반도체장치
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