JPH06151590A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06151590A JPH06151590A JP29282992A JP29282992A JPH06151590A JP H06151590 A JPH06151590 A JP H06151590A JP 29282992 A JP29282992 A JP 29282992A JP 29282992 A JP29282992 A JP 29282992A JP H06151590 A JPH06151590 A JP H06151590A
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- Japan
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- wiring
- circuit
- circuits
- semiconductor integrated
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】出力回路４ａ，４ｂから入力回路５ａ，５ｂま
での冗長配線を抑制し配線領域を小さくしチップ面積を
より小さくする。 【構成】スタンダードセル方式の半導体集積回路装置に
おいて、半導体チップ１に複数の入力回路５ａ，５ｂを
一スタンダードセル列に互いに隣接して配置し、接続組
合せにより設定位置７ａ，７ｂ，７ｃ，７ｄから選択さ
れるスルーホールで切換え回路８を入力回路５ａ，５ｂ
の領域内に設けることにより、入力回路５ａ，５ｂから
切換え回路８への配線がスルーホールの長さだけで済
み、出力回路４ａ，４ｂから入力回路５ａ，５ｂまでの
引き廻される冗長な配線を削減する。
での冗長配線を抑制し配線領域を小さくしチップ面積を
より小さくする。 【構成】スタンダードセル方式の半導体集積回路装置に
おいて、半導体チップ１に複数の入力回路５ａ，５ｂを
一スタンダードセル列に互いに隣接して配置し、接続組
合せにより設定位置７ａ，７ｂ，７ｃ，７ｄから選択さ
れるスルーホールで切換え回路８を入力回路５ａ，５ｂ
の領域内に設けることにより、入力回路５ａ，５ｂから
切換え回路８への配線がスルーホールの長さだけで済
み、出力回路４ａ，４ｂから入力回路５ａ，５ｂまでの
引き廻される冗長な配線を削減する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の入力回路と出力
回路との接続組合せを選択する切換え回路を内蔵するス
タンダードセル方式の半導体集積回路装置に関する。
回路との接続組合せを選択する切換え回路を内蔵するス
タンダードセル方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】図３は従来の半導体集積回路装置の一例
を説明するための半導体チップを示す平面図である。従
来、この種の半導体集積回路装置は、例えば、図３に示
すように、論理回路を含むスタンダードセルの複数個を
一方向に並べ構成するスタンダードセル群３ａ，３ｂ，
３ｃと、スタンダードセルに配線を介して信号を入出力
する複数の入力回路５ａ，５ｂ及び出力回路４ａ，４ｂ
と、これらの入力回路５ａ，５ｂ及び出力回路４ａ，４
ｂの接続の組合せを選択するための複数のスルーホール
の形成領域をもつ切換え回路８とが形成される半導体基
板である半導体チップ１をもっている。また、スタンダ
ードセル群３ａ，３ｂ，３ｃの間にあるブロック間配線
領域２ａ，２ｂ，２ｃ及び２ｄにはスタンダードセルで
構成されるブロック間を結ぶ配線が形成されていた。
を説明するための半導体チップを示す平面図である。従
来、この種の半導体集積回路装置は、例えば、図３に示
すように、論理回路を含むスタンダードセルの複数個を
一方向に並べ構成するスタンダードセル群３ａ，３ｂ，
３ｃと、スタンダードセルに配線を介して信号を入出力
する複数の入力回路５ａ，５ｂ及び出力回路４ａ，４ｂ
と、これらの入力回路５ａ，５ｂ及び出力回路４ａ，４
ｂの接続の組合せを選択するための複数のスルーホール
の形成領域をもつ切換え回路８とが形成される半導体基
板である半導体チップ１をもっている。また、スタンダ
ードセル群３ａ，３ｂ，３ｃの間にあるブロック間配線
領域２ａ，２ｂ，２ｃ及び２ｄにはスタンダードセルで
構成されるブロック間を結ぶ配線が形成されていた。
【０００３】切換え回路８は入力回路５ａ，５ｂと出力
回路４ａ，４ｂの接続組合せを予じめ選択する回路であ
って、接続の組合せが決定すれば、入力回路５ａ，５ｂ
と出力回路４ａ，４ｂとを結ぶ配線をコンピュータで自
動配線設計を行ない、その後スルーホールの設定位置７
ａ〜７ｄを選び配線設計を行なっていた。
回路４ａ，４ｂの接続組合せを予じめ選択する回路であ
って、接続の組合せが決定すれば、入力回路５ａ，５ｂ
と出力回路４ａ，４ｂとを結ぶ配線をコンピュータで自
動配線設計を行ない、その後スルーホールの設定位置７
ａ〜７ｄを選び配線設計を行なっていた。
【０００４】例えば、図３に示すように、入力回路５ａ
と出力回路４ｂと、入力回路５ｂと出力回路５ａとを接
続するとすると、出力回路４ａ，４ｂと切換え回路８の
領域にある固定のスルーホール６ａを結ぶ配線Ｌ１及び
Ｌ２の情報と、切換え回路８と入力回路５ａ，５ｂとの
結線情報を入れると、コンピュータは自動的に設計し、
切換え回路８のスルーホールの位置を設定位置７ｄと７
ａを選び、配線Ｌ３及びＬ４を布線設計を行なう。
と出力回路４ｂと、入力回路５ｂと出力回路５ａとを接
続するとすると、出力回路４ａ，４ｂと切換え回路８の
領域にある固定のスルーホール６ａを結ぶ配線Ｌ１及び
Ｌ２の情報と、切換え回路８と入力回路５ａ，５ｂとの
結線情報を入れると、コンピュータは自動的に設計し、
切換え回路８のスルーホールの位置を設定位置７ｄと７
ａを選び、配線Ｌ３及びＬ４を布線設計を行なう。
【０００５】このようにスタンダードセル式の半導体集
積回路装置では、切換え回路８と各種スタンダードセル
の配置、配線をコンピュータ処理することによって自動
化され、さらに出力回路と入力回路の組み合せは、切換
え回路内のスルーホール位置を変更することで容易に設
計することが出来た。
積回路装置では、切換え回路８と各種スタンダードセル
の配置、配線をコンピュータ処理することによって自動
化され、さらに出力回路と入力回路の組み合せは、切換
え回路内のスルーホール位置を変更することで容易に設
計することが出来た。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
従来の半導体集積回路装置では、自動配置、配線設計の
ソフトウェアの制限や接続変更の対象となる入力回路の
散在により、入出力回路と切換え回路の結線に冗長な配
線を生ずる欠点がある。すなわち、切替え回路をもたな
い集積回路装置のように入出力回路間を最短で結線した
場合に比べ数倍ないし数１０倍の長さになる。このこと
はブロック間配線領域の増大をもたらし、さらに切換え
回路内に入力する配線の増加が切換え回路に隣接したブ
ロック間配線領域の配線密度を高め、結果的にブロック
間の配線領域が増大しチップ面積が大きくなるという問
題があった。
従来の半導体集積回路装置では、自動配置、配線設計の
ソフトウェアの制限や接続変更の対象となる入力回路の
散在により、入出力回路と切換え回路の結線に冗長な配
線を生ずる欠点がある。すなわち、切替え回路をもたな
い集積回路装置のように入出力回路間を最短で結線した
場合に比べ数倍ないし数１０倍の長さになる。このこと
はブロック間配線領域の増大をもたらし、さらに切換え
回路内に入力する配線の増加が切換え回路に隣接したブ
ロック間配線領域の配線密度を高め、結果的にブロック
間の配線領域が増大しチップ面積が大きくなるという問
題があった。
【０００７】
【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、複数の
前記入力回路が前記スタンダードセル群のいずれかの一
列に互に隣接して配置され、前記切換え回路領域の一部
分が前記入力回路領域に含まれていることを特徴として
いる。
積回路装置は、論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、複数の
前記入力回路が前記スタンダードセル群のいずれかの一
列に互に隣接して配置され、前記切換え回路領域の一部
分が前記入力回路領域に含まれていることを特徴として
いる。
【０００８】本発明の第２の半導体集積回路装置は、論
理回路を含むスタンダードセルの複数個を一方向に並べ
構成するスタンドードセル群の複数列と、前記スタンダ
ードセルに配線を介して信号を入出力する複数の入力回
路及び出力回路と、これらの入力回路及び出力回路の接
続の組合せを選択するための複数のスルーホールの形成
領域をもつ切換え回路とが形成される半導体基板をもつ
半導体集積回路装置において、少なくとも二層の配線層
を有し、複数の前記入力回路が前記スタンダードセル群
のいずれかの一列に対応する上の第１の配線層に互に隣
接して配置され、前記切換え回路領域が前記入力回路領
域に対応する上の第２の配線層の領域内に配置されるこ
とを特徴としている。
理回路を含むスタンダードセルの複数個を一方向に並べ
構成するスタンドードセル群の複数列と、前記スタンダ
ードセルに配線を介して信号を入出力する複数の入力回
路及び出力回路と、これらの入力回路及び出力回路の接
続の組合せを選択するための複数のスルーホールの形成
領域をもつ切換え回路とが形成される半導体基板をもつ
半導体集積回路装置において、少なくとも二層の配線層
を有し、複数の前記入力回路が前記スタンダードセル群
のいずれかの一列に対応する上の第１の配線層に互に隣
接して配置され、前記切換え回路領域が前記入力回路領
域に対応する上の第２の配線層の領域内に配置されるこ
とを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の半導体集積回路装置の一実
施例を説明するための半導体チップを示す平面図であ
る。この半導体集積回路装置は、図１に示すように、そ
の半導体チップ１において、入力回路５ａ，５ｂがスタ
ンダードセル群３ａ，３ｂ，３ｃのいずれかのスタンダ
ードセル群３ｃの一列に互に隣接して配置し、接続の組
み合せでスルーホールの位置が選らばれる設定位置７ａ
〜７ｄをもつ切換え回路領域がブロック間配線領域２ｃ
が跨がって入力回路５ａ，５ｂに配置することである。
施例を説明するための半導体チップを示す平面図であ
る。この半導体集積回路装置は、図１に示すように、そ
の半導体チップ１において、入力回路５ａ，５ｂがスタ
ンダードセル群３ａ，３ｂ，３ｃのいずれかのスタンダ
ードセル群３ｃの一列に互に隣接して配置し、接続の組
み合せでスルーホールの位置が選らばれる設定位置７ａ
〜７ｄをもつ切換え回路領域がブロック間配線領域２ｃ
が跨がって入力回路５ａ，５ｂに配置することである。
【００１１】例えば、入力回路５ａと出力回路４ａ及び
入力回路５ｂと出力回路４ｂとが接続する場合を考量と
すると、出力回路４ａ及び４ｂから入力回路５ａ及び５
ｂの固有のスルーホール６ａを結ぶ配線Ｌ５、Ｌ６を設
定し、内部回路に接続される設定位置７ｃ及び７ａを選
び、この位置にスルーホールを形成するれば、上述した
二回路が形成されたことになる。
入力回路５ｂと出力回路４ｂとが接続する場合を考量と
すると、出力回路４ａ及び４ｂから入力回路５ａ及び５
ｂの固有のスルーホール６ａを結ぶ配線Ｌ５、Ｌ６を設
定し、内部回路に接続される設定位置７ｃ及び７ａを選
び、この位置にスルーホールを形成するれば、上述した
二回路が形成されたことになる。
【００１２】このように入力回路と切換え回路を結ぶ配
線が入力回路領域内の範囲の長さで済み、従来、ブロッ
ク間配線領域内を引き廻していた配線が無くなる。
線が入力回路領域内の範囲の長さで済み、従来、ブロッ
ク間配線領域内を引き廻していた配線が無くなる。
【００１３】図２は本発明の半導体集積回路装置の他の
実施例を説明するための半導体チップを示す平面図であ
る。この実施例における半導体集積回路装置は多層配線
構造のものであって、少なくとも二層の配線層をもって
いる。
実施例を説明するための半導体チップを示す平面図であ
る。この実施例における半導体集積回路装置は多層配線
構造のものであって、少なくとも二層の配線層をもって
いる。
【００１４】このような半導体集積回路装置では、スタ
ンダードセル群３ｃに対応する上の配線層に入力回路５
ａ及び５ｂを配置し、この入力回路５ａ、５ｂに対応す
る上の配線層にスルーホールを設ける設定位置１０ａ〜
１０ｈを含む切換え回路領域を配置させたことである。
ンダードセル群３ｃに対応する上の配線層に入力回路５
ａ及び５ｂを配置し、この入力回路５ａ、５ｂに対応す
る上の配線層にスルーホールを設ける設定位置１０ａ〜
１０ｈを含む切換え回路領域を配置させたことである。
【００１５】この実施例では、切換え回路がブロック間
配線領域に跨がって配置されないので、設定されたスル
ーホールがブロック間配線領域内の配線と交叉すること
が無く配線の自由度が前述の実施例と比べてより大きく
有利である。
配線領域に跨がって配置されないので、設定されたスル
ーホールがブロック間配線領域内の配線と交叉すること
が無く配線の自由度が前述の実施例と比べてより大きく
有利である。
【００１６】
【発明の効果】以上説明したように本発明は、複数の入
力回路を一スタンダードセル列に互いに隣接して配置
し、接続組合せにより位置選択されるスルーホールで切
換え回路を入力回路領域内あるいは対応する上層の配線
層上に設けることにより、入力回路から切換え回路への
配線がスルーホールの長さだけで済み、出力回路から入
力回路までの引き廻される冗長な配線を削減し、配線領
域を小さくし半導体チップをより小さく出来るという効
果がある。
力回路を一スタンダードセル列に互いに隣接して配置
し、接続組合せにより位置選択されるスルーホールで切
換え回路を入力回路領域内あるいは対応する上層の配線
層上に設けることにより、入力回路から切換え回路への
配線がスルーホールの長さだけで済み、出力回路から入
力回路までの引き廻される冗長な配線を削減し、配線領
域を小さくし半導体チップをより小さく出来るという効
果がある。
【図１】本発明の半導体集積回路装置の一実施例を説明
するための半導体チップを示す平面図である。
するための半導体チップを示す平面図である。
【図２】本発明の半導体集積回路装置の他の実施例を説
明するための半導体チップを示す平面図である。
明するための半導体チップを示す平面図である。
【図３】従来の半導体集積回路装置の一例を説明するた
めの半導体チップを示す平面図である。
めの半導体チップを示す平面図である。
１ 半導体チップ ２ａ，２ｂ，２ｃ，２ｄ ブロック間配線領域 ３ａ，３ｂ，３ｃ スタンダードセル群 ４ａ，４ｂ 出力回路 ５ａ，５ｂ 入力回路 ６ａ スルーホール ７ａ，７ｂ，７ｃ，７ｄ，１０ａ，１０ｂ，１０ｃ，１
０ｄ，１０ｅ，１０ｆ１０ｇ，１０ｈ 設定位置 ８ 切換え回路
０ｄ，１０ｅ，１０ｆ１０ｇ，１０ｈ 設定位置 ８ 切換え回路
Claims (2)
- 【請求項１】 論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、複数の
前記入力回路が前記スタンダードセル群のいずれかの一
列に互に隣接して配置され、前記切換え回路領域の一部
分が前記入力回路領域に含まれていることを特徴とする
半導体集積回路装置。 - 【請求項２】 論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、少なく
とも二層の配線層を有し、複数の前記入力回路が前記ス
タンダードセル群のいずれかの一列に対応する上の第１
の配線層に互に隣接して配置され、前記切換え回路領域
が前記入力回路領域に対応する上の第２の配線層の領域
内に配置されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04292829A JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04292829A JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151590A true JPH06151590A (ja) | 1994-05-31 |
| JP3132604B2 JP3132604B2 (ja) | 2001-02-05 |
Family
ID=17786892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04292829A Expired - Fee Related JP3132604B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132604B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858208A (en) * | 1988-07-11 | 1989-08-15 | Motorola, Inc. | Apparatus and method for testing semiconductor devices |
-
1992
- 1992-10-30 JP JP04292829A patent/JP3132604B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858208A (en) * | 1988-07-11 | 1989-08-15 | Motorola, Inc. | Apparatus and method for testing semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132604B2 (ja) | 2001-02-05 |
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