JPH01225137A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH01225137A
JPH01225137A JP63050906A JP5090688A JPH01225137A JP H01225137 A JPH01225137 A JP H01225137A JP 63050906 A JP63050906 A JP 63050906A JP 5090688 A JP5090688 A JP 5090688A JP H01225137 A JPH01225137 A JP H01225137A
Authority
JP
Japan
Prior art keywords
wiring
power supply
pad
metal wiring
layer metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63050906A
Other languages
English (en)
Other versions
JPH0576174B2 (ja
Inventor
Toshiya Kato
加藤　利哉
Motohiro Maruzumi
圓角　元洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP63050906A priority Critical patent/JPH01225137A/ja
Priority to US07/318,791 priority patent/US4970572A/en
Priority to KR1019890002690A priority patent/KR930000614B1/ko
Priority to EP19890103926 priority patent/EP0331206A3/en
Publication of JPH01225137A publication Critical patent/JPH01225137A/ja
Publication of JPH0576174B2 publication Critical patent/JPH0576174B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は多層配線構造を有する半導体集積回路装置に
係り、特に大電流容量を必要とする大規模半導体集積回
路装置において外部から電源電圧を供給する部分の構造
を改良したものである。
（従来の技術） 最近の大規模半導体集積回路装置（以下、ＬＳＩと称す
る）では素子の集積度が極めて高くなっており、これに
伴って消費電流も増大している。このような大電流容量
を必要とするＬＳＩに対して電源電圧を供給する場合、
従来では複数個の電源パッドを用いて必要な電流容量を
確保する方法が採用されている。ところが、この方法で
は多くの外部端子（ピン）が必要になるので、入出力信
号の数が多いＬＳＩでは適切な方法とはいえない。しか
もピン数が増加するので、チップサイズの大型化を招く
結果となる。
このため、さらに従来では電源パッドからの引き出し配
線を複数にしたり、引き出し配線の配線幅を大きくした
りする等の手段により電流容量を増大させる方法が用い
られている。第５図はこの、ような方法で電流容量の増
加が図られた従来のＬＳＩチップの平面図である。図中
、３０は内部回路領域であり、この内部回路領域３０の
周囲、すなわちチップの周辺部には高電位の電源電圧Ｖ
ＣＣ及び低電位の電源電圧ＶＳＳそれぞれを上記内部回
路領域３０に供給するための金属配線からなる電源配線
３１．３２が配置、形成されている。３３は上記電源配
線３１に供給すべき電源電圧ｖＣＣｓ　ｖ８Ｓのいずれ
か一方が外部から供給される電源パッドであり、このパ
ッド３３は引き出し配線３４を介して電源配線３１と接
続されている。また、３５及び３６はそれぞれ上記電源
配線３２に供給すべき電源電圧の他方が外部から供給さ
れる電源パッドであり、このうちの一方のパッド３５は
引き出し配線３６を介して電源配線３２と、他方のパッ
ド３６は３箇所の引き出し配線３７．３８．３９を並列
に介して電源配線３２とそれぞれ接続されている。
ここで、上記電源パッド３３及び３５のように、パッド
からの引き出し配線３４．３Ｂの配線幅を通常よりも大
きくして電流容量を増大させる方法は、パッドに対して
ボンディングを行なうときの条件が制約事項となるため
、むやみに大きくすることはできない。この制約事項と
は、ボンディング時にパッドの形状が正しく認識されな
ければならないということであり、パッドとしての領域
が判断できることが必要条件である。従って引き出し配
線の幅は基本的にはパッドよりも小さく必要がある。
これに対して、引き出し配線の幅をパッドと等しく、も
しくは大きくする場合には、第５図の引き出し線３４も
しくは３Ｂに示すように、パッド認識用のスリット４０
を設ける必要がある。このように引き出し線の幅を大き
くしてスリットを設けることにより、ボンディング時に
正しくパッドの形状を確認することができる反面、チッ
プサイズを増大させるという不都合も持ち合せている。
その理由として、この場合にもパッドに対するボンディ
ング時の制約事項がある。
第６図は上記第５図中の電源パッド３５付近の具体的な
構成を示す平面図である。図中、４１はそれぞれ前記内
部回路領域３０に設けられている入出力セル、４２はこ
れら入出力セル４１に電源電圧を供給する電源配線であ
り、４３は保護膜で覆われていず、実際にボンディング
が行われるパッド３５の開口部である。この場合の制約
事項は、パッド３５と接続された引き出し配線３６の端
部から、電気的に接続されていない他の配線や他のパッ
ド４４の開口部４５までの間隔Ａをある一定値以上に設
定しなければならないということである。この間隔Ａは
、ボンディング時の機械的衝撃や、ボンディング精度に
よる短絡、素子破壊等から守るために必要となる。
従って、パッド間の間隔は常に一定値以上に離す必要が
あるため、引き出し線の幅を大きくすることはチップサ
イズの増大につながる。
また、第５図中の電源パッド３Ｂのように、パッドを複
数の引き出し配線を用いて電源配線に接続する方法では
、１個のパッドでパッド複数個分の電流容量を確保する
ことができる反面、図から明らかなように多くの面積を
必要とし、この方法の場合にもチップサイズの増大は避
けられない。
（発明が解決しようとする課題） このように電源の電流容量を増大させる場合に従来では
チップサイズが増大するという問題点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、チップサイズの増大を伴わずに電源
の電流容量を増大させることができる半導体集積回路装
置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路装置は、電源パッドを多層配
線で構成すると共に、電源パッドと電源配線とを電源パ
ッドと同じ多層配線からなる引き出し配線を介して接続
するように構成したことを特徴とする特 （作用） 引き出し配線を多層配線で構成することにより、平面的
に小さな配線幅でも電流容量を増加させることができる
。これにより引き出し配線の形成に必要な面積が小さく
て済み、チップサイズの増大を伴わずに電源の電流容量
を増大させることができる。
（実施例） 以下、図面を参照してこの発明の半導体集積回路装置を
実施例により説明する。第１図はこの発明の一実施例に
よる装置の、１個の電源パッド付近の構成を示す平面図
である。図において、１１はそれぞれ前記内部回路領域
（第５図中の符号３０）に設けられている入出力セルで
ある。また、Ｉ２はこれら各入出力セル１１に電源電圧
を供給する電源配線であり、この電源配−線１２は例え
ば第２層目の金属配線で構成されている。１３は上記電
源配線１２に供給すべき電源電圧が外部から供給される
電源パッドである。この電源パッド１３は第１層目の金
属配線と第２層目の金属配線とで構成され、両者はビア
（Ｖ　Ｉ　Ａ）と称されるコンタクト部１４を介して接
続されている。さらに、１５は上記ｆｆｉ［パッド１３
と上記ｆｆｉ［配線１２とを接続する引き出し配線であ
り、この引き出し配線１５は上記電源パッド１３と連続
的に形成された第１層目の金属配線及び第２層口の金属
配線とで構成されている。上記引き出し配線１５の第２
層目の金属配線は上記電源配線１２と連続的に形成され
ており、＠１層目の金属配線は３箇所のコンタクト部１
６を介して第２層目の金属配線と接続されている。
また、１７はそれぞれ他のパッドであり、１８はパッド
１３及び１７それぞれに設けられ、保護膜で覆われてい
ない開口部である。
第２図は第１図中のａ−ａ’線に沿って、電源パッド１
３、引き出し配線１５及び電源配線１２の一部を断面し
た状態を示す断面図である。図中、２１は半導体基板で
あり、この基板２１上には絶縁膜２２を介して第１層目
の金属配線２３が設けられている。
この第１層目の金属配線２３上には絶縁膜２４を介して
第２層目の金属配線２５が設けられており、パッド１３
の部分では第１層目の金属配線２３と第２層目の金属配
線２５とが前記コンタクト部１４を介して接続されてい
る。また、引き出し配線１５の電源配線１２と接する側
では第１層目の金属配線２３と第２層目の金属配線２５
とが前記コンタクト部１６を介して接続されている。
上記実施例装置のように引き出し配線１５を２層の金属
配線で構成すれば、その実質的な配線幅は１層の金属配
線の２倍となり、電流容量もほぼ２倍になり、確実に電
流容量の増大を達成することができる。
また、多層配線プロセスの場合、基板表面に対して上層
程表面の平坦化が困難なため、通常、表面の段差による
配線の段切れを防ぐ目的で上層の配線膜厚を厚くする方
法が採用されている。このため、第２層目の金属配線２
５の方が第１層目の金属配線２３よりも配線の膜厚が厚
く、断面積が大きくなるので電流容量も大きい。従って
、従来の単層構造の引き出し配線に上層の配線である第
２層目の金属配線２５を加えることは電流容量の増大に
関しては極めて有効な手段となる。
また、単層の配線で構成された従来の引き出し配線の電
流容量と同等の電流容量を、上記実施例装置のように２
層の金属配線で達成することにより、単層の場合と比較
して平面的な配線幅を大幅に小さくすることができる。
これにより、ボンディング時の、制約事項である間隔Ａ
をその最小値まで小さくすることができ、特に多入出力
パッドを必要とするＬＳＩにおいては、チップサイズの
縮小化に対し絶大なる効果が得られる。
第３図はこの発明の他の実施例による装置の、１個の電
源パッド付近の構成を示す平面図である。
この実施例は、前記電源パッド１３に接続された引き出
し配線１５が前記電源配線１２とは異なる電源電圧が供
給される電源配線１９と交差して電源配線１２と接続さ
れるような装置にこの発明を実施したものである。そし
て、この新たな電源配線１９が例えば電源配線１２と同
様に第２層目の金属配線で構成されているとすると、こ
の電源配線１９の交差部分では前記引き出し配線１５と
して第１層目の金属配線のみを設けることによって電源
配線１９との短絡を防止し、電源配線１２と接する側で
はこの第１層目の金属配線を３箇所のコンタクト部２０
を介して第２層目の金属配線で構成された電源配線１２
と接続している。
第４図は第１図中のａ−ａ’線に沿って、電源パッド１
３、引き出し配線１５及び電源配線１９と１２を断面し
た状態を示す断面図である。図中、２１は半導体基板、
２２は絶縁膜、２３は第１層目の金属配線、２４は絶縁
膜、２５は第２層目の金属配線であり、パッド１３の部
分では第１層目の金属配線２３と第２層目の金属配線２
５とが前記コンタクト部１４を介して接続されている。
また、引き出し配線１５の電源配線１９と接する側では
第１層目の金属配線２３と第２層目の金属配線２５とが
前記コンタクト部１６を介して接続されており、電源配
線１９と交差する部分には第１層目の金属配線２３のみ
が設けられている。
さらに、引き出し配線１５の電源配線１２と接する側で
は第１層目の金属配線２３が第２層目の金属配線からな
る電源配線１２と前記コンタクト部２０を介して接続さ
れている。
上記実施例装置では、引き出し配線１５の電源パッド１
３に接続されている部分が２層の金属配線で構成されて
いるので、電源配線１９と交差する第１層目の金属配線
２５で構成された部分の引き出し配線１５の配線幅は、
２層の金属配線からなる部分で許容できる電流容量まで
広げることができる。従って、引き出し配線が他の配線
と交差する場合でも大電流容量化が達成できる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記各実施例ではこの発明を２層金属配線構造の半導
体集積回路装置に実施した場合について説明したが、こ
れは２層以上の配線構造を持つものにも実施することが
可能である。
また、上記各実施例において、異種電圧レベル間で短絡
が発生しない等、電圧レベル的に問題がなければ、第１
層目と第２層目の金属配線を入替えるようにしてもよく
、配線として他の部材で構成されたものを用いるように
してもよい。
［発明の効果］ 以上説明したようにこの発明によれば、チップサイズの
増大を伴わずに電源の電流容量を増大させることができ
る半導体集積回路装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による装置の構成を示す平
面図、第２図は第１図中のａ−ａ’線に沿った断面図、
第３図はこの発明の他の実施例による装置の構成を示す
平面図、第４図は第３図中のａ−ａ’線に沿った断面図
、第５図は従来のＬＳＩチップの平面図、第６図は第５
図のチップの一部の具体的構成を示す平面図である。 １１・・・入出力セル、１２・・・電源配線、１３・・
・電源パッド、１４・・・コンタクト部、１５・・・引
き出し配線、１Ｂ・・・コンタクト部、１７・・・パッ
ド、１８・・・開口部、２１・・・半導体基板、２２・
・・絶縁膜、２３・・・第１層目の金属配線、２４・・
・絶縁膜、２５・・・第２層目の金属配線。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 第。図　２１ 第６図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体チップの周辺部に電源配線が配置され、電
    源パッドに供給される電源電圧が電源配線に供給される
    多層配線構造の半導体集積回路装置において、上記電源
    パッドを多層配線で構成すると共に、電源パッドと上記
    電源配線とを電源パッドと同じ多層配線からなる引き出
    し配線を介して接続するように構成したことを特徴とす
    る半導体集積回路装置。
  2. （２）前記電源パッドが第１層と第２層の金属配線で構
    成され、前記電源配線が第１層もしくは第２層の金属配
    線で構成され、前記引き出し配線が第１層と第２層の金
    属配線で構成されている請求項１記載の半導体集積回路
    装置。
  3. （３）前記引き出し配線を前記とは異なる第２の電源配
    線と交差させて前記電源配線と接続する際に、この引き
    出し配線の第２の電源配線との交差部分をこの第２の電
    源配線とは異なる層の金属配線で構成するようにした請
    求項１記載の半導体集積回路装置。
JP63050906A 1988-03-04 1988-03-04 半導体集積回路装置 Granted JPH01225137A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63050906A JPH01225137A (ja) 1988-03-04 1988-03-04 半導体集積回路装置
US07/318,791 US4970572A (en) 1988-03-04 1989-03-03 Semiconductor integrated circuit device of multilayer interconnection structure
KR1019890002690A KR930000614B1 (ko) 1988-03-04 1989-03-04 반도체 집적회로장치
EP19890103926 EP0331206A3 (en) 1988-03-04 1989-03-06 Semiconductor integrated circuit device of multilayer interconnection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63050906A JPH01225137A (ja) 1988-03-04 1988-03-04 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH01225137A true JPH01225137A (ja) 1989-09-08
JPH0576174B2 JPH0576174B2 (ja) 1993-10-22

Family

ID=12871808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63050906A Granted JPH01225137A (ja) 1988-03-04 1988-03-04 半導体集積回路装置

Country Status (4)

Country Link
US (1) US4970572A (ja)
EP (1) EP0331206A3 (ja)
JP (1) JPH01225137A (ja)
KR (1) KR930000614B1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2580301B2 (ja) * 1988-12-27 1997-02-12 株式会社日立製作所 半導体集積回路装置
JPH02192146A (ja) * 1989-01-20 1990-07-27 Toshiba Corp 半導体装置
JPH0750708B2 (ja) * 1989-04-26 1995-05-31 株式会社東芝 半導体装置
KR950012657B1 (en) * 1991-01-22 1995-10-19 Nec Co Ltd Resin sealed semiconductor integrated circuit
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
US5311061A (en) * 1993-05-19 1994-05-10 Motorola Inc. Alignment key for a semiconductor device having a seal against ionic contamination
JP5552261B2 (ja) * 2009-05-12 2014-07-16 パナソニック株式会社 半導体装置
US9177914B2 (en) * 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
CN109390304B (zh) * 2018-10-11 2024-02-09 长鑫存储技术有限公司 半导体结构、存储装置、半导体器件及其制造方法
WO2020073901A1 (en) * 2018-10-11 2020-04-16 Changxin Memory Technologies, Inc. Semiconductor structure, memory device, semiconductor device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5226187A (en) * 1975-08-22 1977-02-26 Hitachi Ltd Semiconductor unit
JPS5227389A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Semiconductor device containing multi-layer wiring

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
US4200440A (en) * 1979-02-21 1980-04-29 The Air Preheater Company, Inc. Filter construction
JPS58216445A (ja) * 1982-06-10 1983-12-16 Nec Corp 半導体装置およびその製造方法
EP0112662A1 (en) * 1982-12-21 1984-07-04 Northern Telecom Limited Stacked MOS devices with polysilicon interconnects
DE3684497D1 (de) * 1985-03-19 1992-04-30 Fairchild Semiconductor Platzsparende dicke verbindungsstruktur fuer sammelleitungsmetallisierung.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5226187A (en) * 1975-08-22 1977-02-26 Hitachi Ltd Semiconductor unit
JPS5227389A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Semiconductor device containing multi-layer wiring

Also Published As

Publication number Publication date
JPH0576174B2 (ja) 1993-10-22
EP0331206A3 (en) 1991-05-02
KR930000614B1 (ko) 1993-01-25
KR890015403A (ko) 1989-10-30
US4970572A (en) 1990-11-13
EP0331206A2 (en) 1989-09-06

Similar Documents

Publication Publication Date Title
US8680691B2 (en) Semiconductor device having semiconductor member and mounting member
EP0517247B1 (en) Multilayer package
US6462427B2 (en) Semiconductor chip, set of semiconductor chips and multichip module
US20090212414A1 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
US5986294A (en) Semiconductor integrated circuit
JPH02165652A (ja) 半導体集積回路装置
KR910003544B1 (ko) 반도체장치
JPH01225137A (ja) 半導体集積回路装置
US5466956A (en) Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance
JPH10284605A (ja) 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路
JPH05243482A (ja) 半導体集積回路
JPH0194636A (ja) 半導体装置
JPH08274127A (ja) 半導体装置
JPH01185943A (ja) 半導体集積回路装置
JPS6070742A (ja) マスタ・スライス型半導体装置
JPH03108338A (ja) 半導体集積回路装置
JPH0590427A (ja) 半導体集積回路装置
JP3075858B2 (ja) 半導体集積回路装置
US6828682B1 (en) Substrate voltage connection
US6730946B2 (en) Semiconductor device
JPH0456355A (ja) 半導体集積回路装置
JP3353410B2 (ja) ゲートアレイの多層配線構造
JPH06283611A (ja) 半導体集積回路
JPH0548054A (ja) マスタスライス型半導体集積回路装置
JPH04218943A (ja) １チップｌｓｉの製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 15