JPH0576174B2 - - Google Patents
Info
- Publication number
- JPH0576174B2 JPH0576174B2 JP63050906A JP5090688A JPH0576174B2 JP H0576174 B2 JPH0576174 B2 JP H0576174B2 JP 63050906 A JP63050906 A JP 63050906A JP 5090688 A JP5090688 A JP 5090688A JP H0576174 B2 JPH0576174 B2 JP H0576174B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- layer
- pad
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000002184 metal Substances 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 41
- 238000000034 method Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は多層配線構造を有する半導体集積回
路装置に係り、特に大電流容量を必要とする大規
模半導体集積回路装置において外部から電源電圧
を供給する部分の構造を改良したものである。
路装置に係り、特に大電流容量を必要とする大規
模半導体集積回路装置において外部から電源電圧
を供給する部分の構造を改良したものである。
(従来の技術)
最近の大規模半導体集積回路装置(以下、LSI
と称する)では素子の集積度が極めて高くなつて
おり、これに伴つて消費電流も増大している。こ
のような大電流容量を必要とするLSIに対して電
源電圧を供給する場合、従来では複数個の電源パ
ツドを用いて必要な電流容量を確保する方法が採
用されている。ところが、この方法では多くの外
部端子(ピン)が必要になるので、入出力信号の
数が多いLSIでは適切な方法とはいえない。しか
もピン数が増加するので、チツプサイズの大型化
を招く結果となる。
と称する)では素子の集積度が極めて高くなつて
おり、これに伴つて消費電流も増大している。こ
のような大電流容量を必要とするLSIに対して電
源電圧を供給する場合、従来では複数個の電源パ
ツドを用いて必要な電流容量を確保する方法が採
用されている。ところが、この方法では多くの外
部端子(ピン)が必要になるので、入出力信号の
数が多いLSIでは適切な方法とはいえない。しか
もピン数が増加するので、チツプサイズの大型化
を招く結果となる。
このため、さらに従来では電源パツドからの引
き出し配線を複数にしたり、引き出し配線の配線
幅を大きくしたりする等の手段により電流容量を
増大させる方法が用いられている。第5図はこの
ような方法で電流容量の増加が図られた従来の
LSIチツプの平面図である。図中、30は内部回
路領域であり、この内部回路領域30の周囲、す
なわちチツプの周辺部には高電位の電源電圧Vcc
及び低電位の電源電圧Vssそれぞれを上記内部回
路領域30に供給するための金属配線からなる電
源配線31,32が配置、形成されている。33
は上記電源配線31に供給すべき電源電圧Vcc、
Vssのいずれか一方が外部から供給される電源パ
ツドであり、このパツド33は引き出し配線34
を介して電源配線31と接続されている。また、
35及び36はそれぞれ上記電源配線32に供給
すべき電源電圧の他方が外部から供給される電源
パツドであり、このうちの一方のパツド35は引
き出し配線36を介して電源配線32と、他方の
パツド36は3箇所の引き出し配線37,38,
39を並列に介して電源配線32とそれぞれ接続
されている。
き出し配線を複数にしたり、引き出し配線の配線
幅を大きくしたりする等の手段により電流容量を
増大させる方法が用いられている。第5図はこの
ような方法で電流容量の増加が図られた従来の
LSIチツプの平面図である。図中、30は内部回
路領域であり、この内部回路領域30の周囲、す
なわちチツプの周辺部には高電位の電源電圧Vcc
及び低電位の電源電圧Vssそれぞれを上記内部回
路領域30に供給するための金属配線からなる電
源配線31,32が配置、形成されている。33
は上記電源配線31に供給すべき電源電圧Vcc、
Vssのいずれか一方が外部から供給される電源パ
ツドであり、このパツド33は引き出し配線34
を介して電源配線31と接続されている。また、
35及び36はそれぞれ上記電源配線32に供給
すべき電源電圧の他方が外部から供給される電源
パツドであり、このうちの一方のパツド35は引
き出し配線36を介して電源配線32と、他方の
パツド36は3箇所の引き出し配線37,38,
39を並列に介して電源配線32とそれぞれ接続
されている。
ここで、上記電源パツド33及び35のよう
に、パツドからの引き出し配線34,36の配線
幅を通常よりも大きくして電流容量を増大させる
方法は、パツドに対してボンデイングを行なうと
きの条件が制約事項となるため、むやみに大きく
することはできない。この制約事項とは、ボンデ
イング時にパツドの形状が正しく認識されなけれ
ばならないということであり、パツドとしての領
域が判断できることが必要条件である。従つて引
き出し配線の幅は基本的にはパツドよりも小さく
必要がある。これに対して、引き出し配線の幅を
パツドと等しく、もしくは大きくする場合には、
第5図の引き出し線34もしくは36に示すよう
に、パツド認識用のスリツト40を設ける必要が
ある。このように引き出し線の幅を大きくしてス
リツトを設けることにより、ボンデイング時に正
しくパツドの形状を確認することができる反面、
チツプサイズを増大させるという不都合も持ち合
せている。その理由として、この場合にもパツド
に対するボンデイング時の制約事項がある。
に、パツドからの引き出し配線34,36の配線
幅を通常よりも大きくして電流容量を増大させる
方法は、パツドに対してボンデイングを行なうと
きの条件が制約事項となるため、むやみに大きく
することはできない。この制約事項とは、ボンデ
イング時にパツドの形状が正しく認識されなけれ
ばならないということであり、パツドとしての領
域が判断できることが必要条件である。従つて引
き出し配線の幅は基本的にはパツドよりも小さく
必要がある。これに対して、引き出し配線の幅を
パツドと等しく、もしくは大きくする場合には、
第5図の引き出し線34もしくは36に示すよう
に、パツド認識用のスリツト40を設ける必要が
ある。このように引き出し線の幅を大きくしてス
リツトを設けることにより、ボンデイング時に正
しくパツドの形状を確認することができる反面、
チツプサイズを増大させるという不都合も持ち合
せている。その理由として、この場合にもパツド
に対するボンデイング時の制約事項がある。
第6図は上記第5図中の電源パツド35付近の
具体的な構成を示す平面図である。図中、41は
それぞれ前記内部回路領域30に設けられている
入出力セル、42はこれら入出力セル41に電源
電圧を供給する電源配線であり、43は保護膜で
覆われていず、実際にボンデイングが行われるパ
ツド35の開口部である。この場合の制約事項
は、パツド35と接続された引き出し配線36の
端部から、電気的に接続されていない他の配線や
他のパツド44の開口部45までの間隔Aをある
一定値以上に設定しなければならないということ
である。この間隔Aは、ボンデイング時の機械的
衝撃や、ボンデイング精度による短絡、素子破壊
等から守るために必要となる。従つて、パツド間
の間隔は常に一定値以上に離す必要があるため、
引き出し線の幅を大きくすることはチツプサイズ
の増大につながる。
具体的な構成を示す平面図である。図中、41は
それぞれ前記内部回路領域30に設けられている
入出力セル、42はこれら入出力セル41に電源
電圧を供給する電源配線であり、43は保護膜で
覆われていず、実際にボンデイングが行われるパ
ツド35の開口部である。この場合の制約事項
は、パツド35と接続された引き出し配線36の
端部から、電気的に接続されていない他の配線や
他のパツド44の開口部45までの間隔Aをある
一定値以上に設定しなければならないということ
である。この間隔Aは、ボンデイング時の機械的
衝撃や、ボンデイング精度による短絡、素子破壊
等から守るために必要となる。従つて、パツド間
の間隔は常に一定値以上に離す必要があるため、
引き出し線の幅を大きくすることはチツプサイズ
の増大につながる。
また、第5図中の電源パツド36のように、パ
ツドを複数の引き出し配線を用いて電源配線に接
続する方法では、1個のパツドでパツド複数個分
の電流容量を確保することができる反面、図から
明らかなように多くの面積を必要とし、この方法
の場合にもチツプサイズの増大は避けられない。
ツドを複数の引き出し配線を用いて電源配線に接
続する方法では、1個のパツドでパツド複数個分
の電流容量を確保することができる反面、図から
明らかなように多くの面積を必要とし、この方法
の場合にもチツプサイズの増大は避けられない。
(発明が解決しようとする課題)
このように電源の電流容量を増大させる場合に
従来ではチツプサイズが増大するという問題点が
ある。
従来ではチツプサイズが増大するという問題点が
ある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、チツプサイズの増大
を伴わずに電源の電流容量を増大させることがで
きる半導体集積回路装置を提供することにある。
たものであり、その目的は、チツプサイズの増大
を伴わずに電源の電流容量を増大させることがで
きる半導体集積回路装置を提供することにある。
[発明の構成]
(課題を解決するための手段)
この発明の半導体集積回路装置は、電源パツド
を多層配線で構成すると共に、電源パツドと電源
配線とを電源パツドと同じ多層配線からなる引き
出し配線を介して接続するように構成したことを
特徴とする。
を多層配線で構成すると共に、電源パツドと電源
配線とを電源パツドと同じ多層配線からなる引き
出し配線を介して接続するように構成したことを
特徴とする。
(作用)
引き出し配線を多層配線で構成することによ
り、平面的に小さな配線幅でも電流容量を増加さ
せることができる。これにより引き出し配線の形
成に必要な面積が小さくて済み、チツプサイズの
増大を伴わずに電源の電流容量を増大させること
ができる。
り、平面的に小さな配線幅でも電流容量を増加さ
せることができる。これにより引き出し配線の形
成に必要な面積が小さくて済み、チツプサイズの
増大を伴わずに電源の電流容量を増大させること
ができる。
(実施例)
以下、図面を参照してこの発明の半導体集積回
路装置を実施例により説明する。第1図はこの発
明の一実施例による装置の、1個の電源パツド付
近の構成を示す平面図である。図において、11
はそれぞれ前記内部回路領域(第5図中の符号3
0)に設けられている入出力セルである。また、
12はこれら各入出力セル11に電源電圧を供給
する電源配線であり、この電源配線12は例えば
第2層目の金属配線で構成されている。13は上
記電源配線12に供給すべき電源電圧が外部から
供給される電源パツドである。この電源パツド1
3は第1層目の金属配線と第2層目の金属配線と
で構成され、両者はビア(VIA)と称されるコ
ンタクト部14を介して接続されている。このコ
ンタクト部14の寸法は図示のように電源パツド
13の寸法とほぼ同じ程度となるように十分に大
きく設定されている。さらに、15は上記電源パ
ツド13と上記電源配線12とを接続する引き出
し配線であり、この引き出し配線15は上記電源
パツド13と連続的に形成された第11層目の金属
配線及び第2層目の金属配線とで構成されてい
る。上記引き出し配線15の第2層目の金属配線
は上記電源配線12と連続的に形成されており、
第1層目の金属配線は3箇所のコンタクト部16
を介して第2層目の金属配線と接続されている。
路装置を実施例により説明する。第1図はこの発
明の一実施例による装置の、1個の電源パツド付
近の構成を示す平面図である。図において、11
はそれぞれ前記内部回路領域(第5図中の符号3
0)に設けられている入出力セルである。また、
12はこれら各入出力セル11に電源電圧を供給
する電源配線であり、この電源配線12は例えば
第2層目の金属配線で構成されている。13は上
記電源配線12に供給すべき電源電圧が外部から
供給される電源パツドである。この電源パツド1
3は第1層目の金属配線と第2層目の金属配線と
で構成され、両者はビア(VIA)と称されるコ
ンタクト部14を介して接続されている。このコ
ンタクト部14の寸法は図示のように電源パツド
13の寸法とほぼ同じ程度となるように十分に大
きく設定されている。さらに、15は上記電源パ
ツド13と上記電源配線12とを接続する引き出
し配線であり、この引き出し配線15は上記電源
パツド13と連続的に形成された第11層目の金属
配線及び第2層目の金属配線とで構成されてい
る。上記引き出し配線15の第2層目の金属配線
は上記電源配線12と連続的に形成されており、
第1層目の金属配線は3箇所のコンタクト部16
を介して第2層目の金属配線と接続されている。
また、17はそれぞれ他のパツドであり、18
はパツド13及び17それぞれに設けられ、保護
膜で覆われていない開口部である。
はパツド13及び17それぞれに設けられ、保護
膜で覆われていない開口部である。
第2図は第1図中のa−a′線に沿つて、電源パ
ツド13、引き出し配線15及び電源配線12の
一部を断面した状態を示す断面図である。図中、
21は半導体基板であり、この基板21上には絶
縁膜22を介して第1層目の金属配線23が設け
られている。この第1層目の金属配線23上には
絶縁膜24を介して第2層目の金属配線25が設
けられており、パツド13の部分では第1層目の
金属配線23と第2層目の金属配線25とが前記
コンタクト部14を介して接続されている。ま
た、引き出し配線15の電源配線12と接する側
では第1層目の金属配線23と第2層目の金属配
線25とが前記コンタクト部16を介して接続さ
れている。
ツド13、引き出し配線15及び電源配線12の
一部を断面した状態を示す断面図である。図中、
21は半導体基板であり、この基板21上には絶
縁膜22を介して第1層目の金属配線23が設け
られている。この第1層目の金属配線23上には
絶縁膜24を介して第2層目の金属配線25が設
けられており、パツド13の部分では第1層目の
金属配線23と第2層目の金属配線25とが前記
コンタクト部14を介して接続されている。ま
た、引き出し配線15の電源配線12と接する側
では第1層目の金属配線23と第2層目の金属配
線25とが前記コンタクト部16を介して接続さ
れている。
上記実施例装置のように、コンタクト部14の
寸法を十分に大きくしかつ引き出し配線15を2
層の金属配線で構成すれば、その実質的な配線幅
は1層の金属配線の2倍となり、電流容量もほぼ
2倍になり、確実に電流容量の増大を達成するこ
とができる。
寸法を十分に大きくしかつ引き出し配線15を2
層の金属配線で構成すれば、その実質的な配線幅
は1層の金属配線の2倍となり、電流容量もほぼ
2倍になり、確実に電流容量の増大を達成するこ
とができる。
また、多層配線プロセスの場合、基板表面に対
して上層程表面の平坦化が困難なため、通常、表
面の段差による配線の段切れを防ぐ目的で上層の
配線膜厚を厚くする方法が採用されている。この
ため、第2層目の金属配線25の方が第1層目の
金属配線23よりも配線の膜厚が厚く、断面積が
大きくなるので電流容量も大きい。従つて、従来
の単層構造の引き出し配線に上層の配線である第
2層目の金属配線25を加えることは電流容量の
増大に関しては極めて有効な手段となる。
して上層程表面の平坦化が困難なため、通常、表
面の段差による配線の段切れを防ぐ目的で上層の
配線膜厚を厚くする方法が採用されている。この
ため、第2層目の金属配線25の方が第1層目の
金属配線23よりも配線の膜厚が厚く、断面積が
大きくなるので電流容量も大きい。従つて、従来
の単層構造の引き出し配線に上層の配線である第
2層目の金属配線25を加えることは電流容量の
増大に関しては極めて有効な手段となる。
また、単層の配線で構成された従来の引き出し
配線の電流容量と同等の電流容量を、上記実施例
装置のように2層の金属配線で達成することによ
り、単層の場合と比較して平面的な配線幅を大幅
に小さくすることができる。これにより、ボンデ
イング時の制約事項である間隔Aをその最小値ま
で小さくすることができ、特に多入出力パツドを
必要とするLSIにおいては、チツプサイズの縮小
化に対し絶大なる効果が得られる。
配線の電流容量と同等の電流容量を、上記実施例
装置のように2層の金属配線で達成することによ
り、単層の場合と比較して平面的な配線幅を大幅
に小さくすることができる。これにより、ボンデ
イング時の制約事項である間隔Aをその最小値ま
で小さくすることができ、特に多入出力パツドを
必要とするLSIにおいては、チツプサイズの縮小
化に対し絶大なる効果が得られる。
第3図はこの発明の他の実施例による装置の、
1個の電源パツド付近の構成を示す平面図であ
る。この実施例は、前記電源パツド13に接続さ
れた引き出し配線15が前記電源配線12とは異
なる電源電圧が供給される電源配線19と交差し
て電源配線12と接続されるような装置にこの発
明を実施したものである。そして、この新たな電
源配線19が例えば電源配線12と同様に第2層
目の金属配線で構成されているとすると、この電
源配線19の交差部分では前記引き出し配線15
として第1層目の金属配線のみを設けることによ
つて電源配線19との短絡を防止し、電源配線1
2と接する側ではこの第1層目の金属配線を3箇
所のコンタクト部20を介して第2層目の金属配
線で構成された電源配線12と接続している。
1個の電源パツド付近の構成を示す平面図であ
る。この実施例は、前記電源パツド13に接続さ
れた引き出し配線15が前記電源配線12とは異
なる電源電圧が供給される電源配線19と交差し
て電源配線12と接続されるような装置にこの発
明を実施したものである。そして、この新たな電
源配線19が例えば電源配線12と同様に第2層
目の金属配線で構成されているとすると、この電
源配線19の交差部分では前記引き出し配線15
として第1層目の金属配線のみを設けることによ
つて電源配線19との短絡を防止し、電源配線1
2と接する側ではこの第1層目の金属配線を3箇
所のコンタクト部20を介して第2層目の金属配
線で構成された電源配線12と接続している。
第4図は第3図中のa−a′線に沿つて、電源パ
ツド13、引き出し配線15及び電源配線19と
12を断面した状態を示す断面図である。図中、
21は半導体基板、22は絶縁膜、23は第1層
目の金属配線、24は絶縁膜、25は第2層目の
金属配線であり、パツド13の部分では第1層目
の金属配線23と第2層目の金属配線25とが前
記コンタクト部14を介して接続されている。ま
た、引き出し配線15の電源配線19と接する側
では第1層目の金属配線23と第2層目の金属配
線25とが前記コンタクト部16を介して接続さ
れており、電源配線19と交差する部分には第1
層目の金属配線23のみが設けられている。さら
に、引き出し配線15の電源配線12と接する側
では第1層目の金属配線23が第2層目の金属配
線からなる電源配線12と前記コンタクト部20
を介して接続されている。
ツド13、引き出し配線15及び電源配線19と
12を断面した状態を示す断面図である。図中、
21は半導体基板、22は絶縁膜、23は第1層
目の金属配線、24は絶縁膜、25は第2層目の
金属配線であり、パツド13の部分では第1層目
の金属配線23と第2層目の金属配線25とが前
記コンタクト部14を介して接続されている。ま
た、引き出し配線15の電源配線19と接する側
では第1層目の金属配線23と第2層目の金属配
線25とが前記コンタクト部16を介して接続さ
れており、電源配線19と交差する部分には第1
層目の金属配線23のみが設けられている。さら
に、引き出し配線15の電源配線12と接する側
では第1層目の金属配線23が第2層目の金属配
線からなる電源配線12と前記コンタクト部20
を介して接続されている。
上記実施例装置では、引き出し配線15の電源
パツド13に接続されている部分が2層の金属配
線で構成されているので、電源配線19と交差す
る第1層目の金属配線25で構成された部分の引
き出し配線15の配線幅は、2層の金属配線から
なる部分で許容できる電流容量まで広げることが
できる。従つて、引き出し配線が他の配線と交差
する場合でも大電流容量化が達成できる。
パツド13に接続されている部分が2層の金属配
線で構成されているので、電源配線19と交差す
る第1層目の金属配線25で構成された部分の引
き出し配線15の配線幅は、2層の金属配線から
なる部分で許容できる電流容量まで広げることが
できる。従つて、引き出し配線が他の配線と交差
する場合でも大電流容量化が達成できる。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば、上記各実施例ではこの発明を2
層金属配線構造の半導体集積回路装置に実施した
場合について説明したが、これは2層以上の配線
構造を持つものにも実施することが可能である。
また、上記各実施例において、異種電圧レベル間
で短絡が発生しない等、電圧レベル的に問題がな
ければ、第1層目と第2層目の金属配線を入替え
るようにしてもよく、配線として他の部材で構成
されたものを用いるようにしてもよい。
ではなく種々の変形が可能であることはいうまで
もない。例えば、上記各実施例ではこの発明を2
層金属配線構造の半導体集積回路装置に実施した
場合について説明したが、これは2層以上の配線
構造を持つものにも実施することが可能である。
また、上記各実施例において、異種電圧レベル間
で短絡が発生しない等、電圧レベル的に問題がな
ければ、第1層目と第2層目の金属配線を入替え
るようにしてもよく、配線として他の部材で構成
されたものを用いるようにしてもよい。
[発明の効果]
以上説明したようにこの発明によば、チツプサ
イズの増大を伴わずに電源の電流容量を増大させ
ることができる半導体集積回路装置を提供するこ
とができる。
イズの増大を伴わずに電源の電流容量を増大させ
ることができる半導体集積回路装置を提供するこ
とができる。
第1図はこの発明の一実施例による装置の構成
を示す平面図、第2図は第1図中のa−a′線に沿
つた断面図、第3図はこの発明の他の実施例によ
る装置の構成を示す平面図、第4図は第3図中の
a−a′線に沿つた断面図、第5図は従来のLSIチ
ツプの平面図、第6図は第5図のチツプの一部の
具体的構成を示す平面図である。 11……入出力セル、12……電源配線、13
……電源パツド、14……コンタクト部、15…
…引き出し配線、16……コンタクト部、17…
…パツド、18……開口部、21……半導体基
板、22……絶縁膜、23……第1層目の金属配
線、24……絶縁膜、25……第2層目の金属配
線。
を示す平面図、第2図は第1図中のa−a′線に沿
つた断面図、第3図はこの発明の他の実施例によ
る装置の構成を示す平面図、第4図は第3図中の
a−a′線に沿つた断面図、第5図は従来のLSIチ
ツプの平面図、第6図は第5図のチツプの一部の
具体的構成を示す平面図である。 11……入出力セル、12……電源配線、13
……電源パツド、14……コンタクト部、15…
…引き出し配線、16……コンタクト部、17…
…パツド、18……開口部、21……半導体基
板、22……絶縁膜、23……第1層目の金属配
線、24……絶縁膜、25……第2層目の金属配
線。
Claims (1)
- 【特許請求の範囲】 1 半導体チツプの周辺部に電源配線が配置さ
れ、電源パツドに供給される電源電圧が上記電源
配線に供給される多層配線構造の半導体集積回路
装置において、上記電源パツドを多層配線及びこ
れら多層配線どうしを接続する電源パツドとほぼ
同じ寸法を持つコンタクト部で構成すると共に、
電源パツドと上記電源配線とを電源パツドと同じ
多層配線からなる引き出し配線を介して接続する
ように構成したことを特徴とする半導体集積回路
装置。 2 前記電源パツドが第1層と第2層の金属配線
で構成され、前記電源配線が第1層もしくは第2
層の金属配線で構成され、前記引き出し配線が第
1層と第2層の金属配線で構成されている請求項
1記載の半導体集積回路装置。 3 前記引き出し配線を前記とは異なる第2の電
源配線と交差させて前記電源配線と接続する際
に、この引き出し配線の第2の電源配線との交差
部分をこの第2の電源配線とは異なる層の金属配
線で構成するようにした請求項1記載の半導体集
積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63050906A JPH01225137A (ja) | 1988-03-04 | 1988-03-04 | 半導体集積回路装置 |
US07/318,791 US4970572A (en) | 1988-03-04 | 1989-03-03 | Semiconductor integrated circuit device of multilayer interconnection structure |
KR1019890002690A KR930000614B1 (ko) | 1988-03-04 | 1989-03-04 | 반도체 집적회로장치 |
EP19890103926 EP0331206A3 (en) | 1988-03-04 | 1989-03-06 | Semiconductor integrated circuit device of multilayer interconnection structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63050906A JPH01225137A (ja) | 1988-03-04 | 1988-03-04 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01225137A JPH01225137A (ja) | 1989-09-08 |
JPH0576174B2 true JPH0576174B2 (ja) | 1993-10-22 |
Family
ID=12871808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63050906A Granted JPH01225137A (ja) | 1988-03-04 | 1988-03-04 | 半導体集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4970572A (ja) |
EP (1) | EP0331206A3 (ja) |
JP (1) | JPH01225137A (ja) |
KR (1) | KR930000614B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2580301B2 (ja) * | 1988-12-27 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH02192146A (ja) * | 1989-01-20 | 1990-07-27 | Toshiba Corp | 半導体装置 |
JPH0750708B2 (ja) * | 1989-04-26 | 1995-05-31 | 株式会社東芝 | 半導体装置 |
DE69233550T2 (de) * | 1991-01-22 | 2006-06-22 | Nec Corp. | Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht |
JP2988075B2 (ja) * | 1991-10-19 | 1999-12-06 | 日本電気株式会社 | 半導体装置 |
US5311061A (en) * | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
JP5552261B2 (ja) * | 2009-05-12 | 2014-07-16 | パナソニック株式会社 | 半導体装置 |
US9177914B2 (en) * | 2012-11-15 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad structure over TSV to reduce shorting of upper metal layer |
CN109390304B (zh) * | 2018-10-11 | 2024-02-09 | 长鑫存储技术有限公司 | 半导体结构、存储装置、半导体器件及其制造方法 |
WO2020073901A1 (en) * | 2018-10-11 | 2020-04-16 | Changxin Memory Technologies, Inc. | Semiconductor structure, memory device, semiconductor device and method of manufacturing the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226187A (en) * | 1975-08-22 | 1977-02-26 | Hitachi Ltd | Semiconductor unit |
JPS5227389A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Semiconductor device containing multi-layer wiring |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1487945A (en) * | 1974-11-20 | 1977-10-05 | Ibm | Semiconductor integrated circuit devices |
US4200440A (en) * | 1979-02-21 | 1980-04-29 | The Air Preheater Company, Inc. | Filter construction |
JPS58216445A (ja) * | 1982-06-10 | 1983-12-16 | Nec Corp | 半導体装置およびその製造方法 |
EP0112662A1 (en) * | 1982-12-21 | 1984-07-04 | Northern Telecom Limited | Stacked MOS devices with polysilicon interconnects |
DE3684497D1 (de) * | 1985-03-19 | 1992-04-30 | Fairchild Semiconductor | Platzsparende dicke verbindungsstruktur fuer sammelleitungsmetallisierung. |
-
1988
- 1988-03-04 JP JP63050906A patent/JPH01225137A/ja active Granted
-
1989
- 1989-03-03 US US07/318,791 patent/US4970572A/en not_active Expired - Lifetime
- 1989-03-04 KR KR1019890002690A patent/KR930000614B1/ko not_active IP Right Cessation
- 1989-03-06 EP EP19890103926 patent/EP0331206A3/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5226187A (en) * | 1975-08-22 | 1977-02-26 | Hitachi Ltd | Semiconductor unit |
JPS5227389A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Semiconductor device containing multi-layer wiring |
Also Published As
Publication number | Publication date |
---|---|
JPH01225137A (ja) | 1989-09-08 |
KR930000614B1 (ko) | 1993-01-25 |
KR890015403A (ko) | 1989-10-30 |
EP0331206A2 (en) | 1989-09-06 |
US4970572A (en) | 1990-11-13 |
EP0331206A3 (en) | 1991-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8680691B2 (en) | Semiconductor device having semiconductor member and mounting member | |
JP3179800B2 (ja) | 半導体集積回路装置 | |
KR930009024B1 (ko) | 반도체 집적회로장치 | |
US5986294A (en) | Semiconductor integrated circuit | |
US20090091019A1 (en) | Memory Packages Having Stair Step Interconnection Layers | |
JP4707095B2 (ja) | 半導体回路 | |
JPH0714024B2 (ja) | マルチチップモジュール | |
JPH0576174B2 (ja) | ||
US5466956A (en) | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance | |
JPS60119749A (ja) | 多層配線部材 | |
JPH06163794A (ja) | メタルコアタイプの多層リードフレーム | |
US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
JPH05243482A (ja) | 半導体集積回路 | |
JPS6070742A (ja) | マスタ・スライス型半導体装置 | |
KR100200687B1 (ko) | 새로운 패드층을 구비하는 반도체장치 | |
KR100520239B1 (ko) | 반도체 장치의 신호버스라인 배치구조 및 방법 | |
JPH0590427A (ja) | 半導体集積回路装置 | |
JP3075858B2 (ja) | 半導体集積回路装置 | |
JPH0430452A (ja) | 半導体集積回路装置 | |
JP2911980B2 (ja) | 半導体集積回路装置 | |
JP2778235B2 (ja) | 半導体装置 | |
JP2005032871A (ja) | 半導体装置 | |
JPH0456355A (ja) | 半導体集積回路装置 | |
JPH02189944A (ja) | 半導体集積回路装置 | |
JPH0645566A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 15 |