JPH0714024B2 - マルチチップモジュール - Google Patents
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- JPH0714024B2 JPH0714024B2 JP2332130A JP33213090A JPH0714024B2 JP H0714024 B2 JPH0714024 B2 JP H0714024B2 JP 2332130 A JP2332130 A JP 2332130A JP 33213090 A JP33213090 A JP 33213090A JP H0714024 B2 JPH0714024 B2 JP H0714024B2
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Description
本発明は、電子回路の集積化に係り、特に、複数のウェ
ハチップを有するマルチチップモジュールに関するもの
である。
ハチップを有するマルチチップモジュールに関するもの
である。
電子機器の集積回路化は、電子機器全体の大きさを小型
化することができるだけでなく、電子機器の信頼性の向
上や消費電力の低減等多くの利点を有している。従っ
て、多くのユーザは、二進数の論理演算を行うデジタル
回路のみならず、様々な種類のアナログ回路においても
集積回路化が図られている。 デジタル回路のみを集積化した集積回路はデジタル集積
回路と呼ばれており、一方、アナログ回路のみを集積化
した集積回路はアナログ集積回路と呼ばれている。 又、このようなデジタル集積回路及びアナログ集積回路
において、単一のウェハチップ上に集積化を図った集積
回路は、モノリシック集積回路と呼ばれている。 又、デジタル集積回路やアナログ集積回路等、１個以上
の集積回路（ウエハチップ）と、必要に応じて他のデバ
イスや部品とを混成して集積化した集積回路は、ハイブ
リッド集積回路と呼ばれている。 モノリシック集積回路によれば、電子回路の飛躍的な小
型化を図ることができるだけでなく、信頼性の向上や消
費電力の低減等をも図ることができる。 一方、ハイブリッド集積回路によれば、モノリシック集
積回路に比較して規模の大きな電子回路の集積回路化
を、比較して短期間で能率良く開発することができる。
又、ハイブリッド集積回路によれば、バイポーラアナロ
グ集積回路とCMOS（complementary metal-oxide-semico
nductor）デジタル集積回路とを同一パッケージに納め
る等、異なるプロセスを統合して用いた集積回路をも容
易に実現することが可能である。
化することができるだけでなく、電子機器の信頼性の向
上や消費電力の低減等多くの利点を有している。従っ
て、多くのユーザは、二進数の論理演算を行うデジタル
回路のみならず、様々な種類のアナログ回路においても
集積回路化が図られている。 デジタル回路のみを集積化した集積回路はデジタル集積
回路と呼ばれており、一方、アナログ回路のみを集積化
した集積回路はアナログ集積回路と呼ばれている。 又、このようなデジタル集積回路及びアナログ集積回路
において、単一のウェハチップ上に集積化を図った集積
回路は、モノリシック集積回路と呼ばれている。 又、デジタル集積回路やアナログ集積回路等、１個以上
の集積回路（ウエハチップ）と、必要に応じて他のデバ
イスや部品とを混成して集積化した集積回路は、ハイブ
リッド集積回路と呼ばれている。 モノリシック集積回路によれば、電子回路の飛躍的な小
型化を図ることができるだけでなく、信頼性の向上や消
費電力の低減等をも図ることができる。 一方、ハイブリッド集積回路によれば、モノリシック集
積回路に比較して規模の大きな電子回路の集積回路化
を、比較して短期間で能率良く開発することができる。
又、ハイブリッド集積回路によれば、バイポーラアナロ
グ集積回路とCMOS（complementary metal-oxide-semico
nductor）デジタル集積回路とを同一パッケージに納め
る等、異なるプロセスを統合して用いた集積回路をも容
易に実現することが可能である。
しかしながら、モノリシック集積回路においては、所望
の電子回路の集積回路の開発が比較的困難で、開発期間
が長くなってしまったり、開発費が非常に高くなってし
まうという問題がある。 特に、集積化される電子回路の規模が増大する程、この
問題は大きくなってしまう。 又、このモノリシック集積回路には設計変更（回路変
更）が困難であるという問題もあり、大きな設計変更が
生じた場合には、新規開発と同等の費用や期間がかかっ
てしまうという問題がある。なお、平均的なモノリシッ
ク集積回路の開発費は、ほぼ500万円程度とされてい
る。 更に、このモノリシック集積回路においては、BiCMOS集
積回路等、異なるプロセスによる集積回路を製造する場
合には、プロセスコストが高くなってしまうという問題
もある。 又、単一のウェハチップに集積化される回路素子として
は、トランジスタやダイオードや抵抗が主体であり、こ
れらの容量は比較的小容量のものに限られるため、モノ
リシック集積回路として集積化可能な電子回路には、多
くの制限が生じてしまう。 一方、ハイブリッド集積回路においては、該ハイブリッ
ド集積回路を構成するデジタル集積回路や、アナログ集
積回路等の複数のウェハチップ間の配線接続において、
信頼性が低下してしまうという問題がある。 又、このような複数のウェハチップ間の配線接続等のた
めに、実装面積が大きくなってしまい、全体の集積度が
低下してしまうという問題がある。 又、製造上等において、ハンドリングが困難であるとい
う問題もある。 ハイブリッド集積回路の開発は、モノリシック集積回路
に比較して容易なものであるが、しかしながら、モノリ
シック集積回路と同様に設計変更は容易なものではな
く、多くの設計変更が生じた場合には、多くの設計時間
や開発費が必要となってしまうという問題がある。な
お、一般にはハイブリッド集積回路の開発費は、ほぼ10
0万円程度とされている。 本発明は、前記従来の問題点を解決するべくなされたも
ので、モノリシック集積回路では開発が難しくなる、比
較的規模の大きな電子回路をも比較的容易に開発でき、
異なるプロセスを統合した集積化をも可能なモジュール
を実現して、開発期間を短縮すると共に、開発費をも低
減可能なマルチチップモジュールを提供することを目的
とする。
の電子回路の集積回路の開発が比較的困難で、開発期間
が長くなってしまったり、開発費が非常に高くなってし
まうという問題がある。 特に、集積化される電子回路の規模が増大する程、この
問題は大きくなってしまう。 又、このモノリシック集積回路には設計変更（回路変
更）が困難であるという問題もあり、大きな設計変更が
生じた場合には、新規開発と同等の費用や期間がかかっ
てしまうという問題がある。なお、平均的なモノリシッ
ク集積回路の開発費は、ほぼ500万円程度とされてい
る。 更に、このモノリシック集積回路においては、BiCMOS集
積回路等、異なるプロセスによる集積回路を製造する場
合には、プロセスコストが高くなってしまうという問題
もある。 又、単一のウェハチップに集積化される回路素子として
は、トランジスタやダイオードや抵抗が主体であり、こ
れらの容量は比較的小容量のものに限られるため、モノ
リシック集積回路として集積化可能な電子回路には、多
くの制限が生じてしまう。 一方、ハイブリッド集積回路においては、該ハイブリッ
ド集積回路を構成するデジタル集積回路や、アナログ集
積回路等の複数のウェハチップ間の配線接続において、
信頼性が低下してしまうという問題がある。 又、このような複数のウェハチップ間の配線接続等のた
めに、実装面積が大きくなってしまい、全体の集積度が
低下してしまうという問題がある。 又、製造上等において、ハンドリングが困難であるとい
う問題もある。 ハイブリッド集積回路の開発は、モノリシック集積回路
に比較して容易なものであるが、しかしながら、モノリ
シック集積回路と同様に設計変更は容易なものではな
く、多くの設計変更が生じた場合には、多くの設計時間
や開発費が必要となってしまうという問題がある。な
お、一般にはハイブリッド集積回路の開発費は、ほぼ10
0万円程度とされている。 本発明は、前記従来の問題点を解決するべくなされたも
ので、モノリシック集積回路では開発が難しくなる、比
較的規模の大きな電子回路をも比較的容易に開発でき、
異なるプロセスを統合した集積化をも可能なモジュール
を実現して、開発期間を短縮すると共に、開発費をも低
減可能なマルチチップモジュールを提供することを目的
とする。
本発明は、標準化された配線パターンの標準配線層と、
カスタム化された配線パターン及び、チップ搭載パッド
を有するカスタム配線層と、標準化された配置位置で複
数配置され、それぞれが、前記標準配線層上の所定の配
線と、前記カスタム配線層上の所定の配線との間の、電
気的な接続の有無の定義が可能な接続定義手段と、前記
チップ搭載パッドに電気的に接続され搭載された複数の
ウェハチップとを備えたことにより、前記課題を達成し
たものである。 又、前記標準配線層が、複数層の配線層であり、標準化
された配置位置で複数配置され、それぞれが、前記複数
層のうちの１つの標準配線層上あるいはカスタム配線層
上の所定の配線と、これとは異なる配線層である標準配
線層上の所定の配線との間の、電気的な接続の有無の定
義が可能な接続定義手段を備えたことにより、同じく前
記課題を達成したものである。 又、前記接続定義手段にアンチ・ヒューズを用いている
ことにより、同じく前記課題を達成したものである。 更に、該マルチチップモジュール中に、標準化された能
動素子をも備えたことにより、前記課題を達成したもの
である。
カスタム化された配線パターン及び、チップ搭載パッド
を有するカスタム配線層と、標準化された配置位置で複
数配置され、それぞれが、前記標準配線層上の所定の配
線と、前記カスタム配線層上の所定の配線との間の、電
気的な接続の有無の定義が可能な接続定義手段と、前記
チップ搭載パッドに電気的に接続され搭載された複数の
ウェハチップとを備えたことにより、前記課題を達成し
たものである。 又、前記標準配線層が、複数層の配線層であり、標準化
された配置位置で複数配置され、それぞれが、前記複数
層のうちの１つの標準配線層上あるいはカスタム配線層
上の所定の配線と、これとは異なる配線層である標準配
線層上の所定の配線との間の、電気的な接続の有無の定
義が可能な接続定義手段を備えたことにより、同じく前
記課題を達成したものである。 又、前記接続定義手段にアンチ・ヒューズを用いている
ことにより、同じく前記課題を達成したものである。 更に、該マルチチップモジュール中に、標準化された能
動素子をも備えたことにより、前記課題を達成したもの
である。
本発明のマルチチップモジュールは、従来のハイブリッ
ド集積回路と同様に、デジタル集積回路やアナログ集積
回路等の複数のウェハチップや複数のデバイスや部品等
を混成して集積化したものであり、ハイブリッド集積回
路の有する多くの長所を備えている。 しかしながら、本発明のマルチチップモジュールにおい
ては、多層化された配線層等の構成により、ハイブリッ
ド集積回路の有する短所を解決するようにしている。即
ち、多層化された配線層によれば、配線の信頼性を向上
できるだけでなく、複雑な配線接続をも能率的に実現す
ることが可能である。 更に、本発明のマルチチップモジュールにおいては、該
マルチチップモジュールを構成する複数のウェハチップ
やデバイスや部品等の間の配線の構造が、多品種少量生
産に対応可能な構成となっている。即ち、本発明によれ
ば、このような配線を容易に設計し、又、設計変更をも
容易に行うことが可能である。 本発明のマルチチップモジュールは、標準化された配線
パターンの標準配線層と共に、カスタム化された配線パ
ターン、及びカスタム化されたチップ搭載パッドを有す
るカスタム配線層を有している。更に、このマルチチッ
プモジュールにおいては、標準化された配置位置で複数
配置され、それぞれが、前記標準配線層上の所定の配線
と、前記カスタム配線層上の所定の配線との間の、電気
的な接続の有無の定義が可能な接続定義手段を備えてい
る。この接続定義手段を所定の定義方法により、電気的
な接続の有無の定義が行えるものであり、具体的にはヒ
ューズやアンチヒューズ等を用いることができる。 なお、以上説明した標準配線層とカスタム配線層と接続
定義手段とを主とした構成を、以後モジュール基板と呼
ぶ。 このモジュール基板のカスタム配線層は、該モジュール
基板の複数の配線層の中で最も表面に近い位置に構成さ
れ、カスタム化されたチップ搭載パッドを介してウェハ
チップ等を搭載可能となっている。 通常、ノイズによる誤動作を防止するため、ウェハチッ
プ等の電源線はできるだけ太く、短くする必要があり、
カスタム配線がそれを可能にする。 従って、このカスタム配線層の、カスタム化された配線
パターンやカスタム化されたチップ搭載パッドの形成
（エッチング等による）は、該モジュール基板の製造工
程の後工程においても作成可能となっている。 又、モジュール基板上の配線においては、複数の配線を
電気的に絶縁して交差させる必要のある箇所が生じるも
のである。 このような場合には、標準化された配線パターンの標準
配線層を用い、所定の配線が他の配線をジャンプするよ
うに設計することも容易である。即ち、ジャンプする方
の配線を接続定義手段により、標準化された配線パター
ンの配線に接続し、この標準化された配線パターンによ
り他方の配線を跨ぎ、この後、他の接続定義手段により
再びカスタム化された配線パターンに接続すればよい。 従って、本発明のマルチチップモジュールのモジュール
基板によれば、多品種のマルチチップモジュールで、該
モジュール基板を共通して用いることができると共に、
各品種に対するカスタム化をも容易に行うことが可能で
ある。又、このようなモジュール基板の構成は信頼性も
十分にあるものであり、マルチチップモジュール全体の
信頼性も十分なものとなっている。 なお、モジュール基板の標準配線層は標準化された配線
パターンとなっているが、この標準配線層は複数層の配
線層であってもよい。例えば、このような複数層の配線
層の、それぞれの標準化された配線パターンが配線方向
の角度等が異なる、配線パターンの異なるものであった
場合には、モジュール基板上の配線をより自由に行うこ
とができるだけでなく、各配線の配線距離の短縮をも図
ることが可能である。又、カスタム配線層の設計完了後
であっても、複数層の標準配線層と接続定義手段とを用
い、配線変更を比較的容易に行うことができる。なお、
このように複数層の配線層とした場合には、これら複数
層の配線層間の電気的な接続の有無の定義のための接続
定義手段を備えなければならない。 又、本発明は接続定義手段を限定するものではないが、
モジュール基板上の多数の接続定義手段中で、電気的な
接続有りと定義されるものは、電気的な接続無しと定義
されるものより数量が少なくなることが予想される。従
って、このようなモジュール基板の接続定義手段は、電
気的な接続無しの定義が、電気的な接続の有りの定義よ
りも容易に行えるものであることが好ましい。従って、
この接続定義手段にアンチヒューズを用いた場合には、
比較的数量の少ない電気的な接続の有りの定義の部分だ
け定義（導通状態とする）を行えばよいので、マルチチ
ップモジュール全体の接続定義手段全ての定義を能率的
に行うことができる。 又、本発明のモジュール基板においては、抵抗等の受動
素子や、トランジスタ等の能動素子を共に配置するしか
ないかの限定をするものではない。しかしながら、この
ようなモジュール基板においては、該マルチチップモジ
ュールの外部との入出力のためのバッファゲート等、標
準化された能動素子を必要とするものである。従って、
このような能動素子をもマルチチップモジュールのモジ
ュール基板上に配置するようにした場合には、該マルチ
チップモジュールの設計能率を向上することが可能であ
る。 なお、本発明の標準配線層やカスタム配線層等は、後述
する実施例においてアルミニウム配線層とされている
が、本発明はこれに限定するものではなく、導電性のあ
る物質で、配線接続に用いられるものであればよい。
ド集積回路と同様に、デジタル集積回路やアナログ集積
回路等の複数のウェハチップや複数のデバイスや部品等
を混成して集積化したものであり、ハイブリッド集積回
路の有する多くの長所を備えている。 しかしながら、本発明のマルチチップモジュールにおい
ては、多層化された配線層等の構成により、ハイブリッ
ド集積回路の有する短所を解決するようにしている。即
ち、多層化された配線層によれば、配線の信頼性を向上
できるだけでなく、複雑な配線接続をも能率的に実現す
ることが可能である。 更に、本発明のマルチチップモジュールにおいては、該
マルチチップモジュールを構成する複数のウェハチップ
やデバイスや部品等の間の配線の構造が、多品種少量生
産に対応可能な構成となっている。即ち、本発明によれ
ば、このような配線を容易に設計し、又、設計変更をも
容易に行うことが可能である。 本発明のマルチチップモジュールは、標準化された配線
パターンの標準配線層と共に、カスタム化された配線パ
ターン、及びカスタム化されたチップ搭載パッドを有す
るカスタム配線層を有している。更に、このマルチチッ
プモジュールにおいては、標準化された配置位置で複数
配置され、それぞれが、前記標準配線層上の所定の配線
と、前記カスタム配線層上の所定の配線との間の、電気
的な接続の有無の定義が可能な接続定義手段を備えてい
る。この接続定義手段を所定の定義方法により、電気的
な接続の有無の定義が行えるものであり、具体的にはヒ
ューズやアンチヒューズ等を用いることができる。 なお、以上説明した標準配線層とカスタム配線層と接続
定義手段とを主とした構成を、以後モジュール基板と呼
ぶ。 このモジュール基板のカスタム配線層は、該モジュール
基板の複数の配線層の中で最も表面に近い位置に構成さ
れ、カスタム化されたチップ搭載パッドを介してウェハ
チップ等を搭載可能となっている。 通常、ノイズによる誤動作を防止するため、ウェハチッ
プ等の電源線はできるだけ太く、短くする必要があり、
カスタム配線がそれを可能にする。 従って、このカスタム配線層の、カスタム化された配線
パターンやカスタム化されたチップ搭載パッドの形成
（エッチング等による）は、該モジュール基板の製造工
程の後工程においても作成可能となっている。 又、モジュール基板上の配線においては、複数の配線を
電気的に絶縁して交差させる必要のある箇所が生じるも
のである。 このような場合には、標準化された配線パターンの標準
配線層を用い、所定の配線が他の配線をジャンプするよ
うに設計することも容易である。即ち、ジャンプする方
の配線を接続定義手段により、標準化された配線パター
ンの配線に接続し、この標準化された配線パターンによ
り他方の配線を跨ぎ、この後、他の接続定義手段により
再びカスタム化された配線パターンに接続すればよい。 従って、本発明のマルチチップモジュールのモジュール
基板によれば、多品種のマルチチップモジュールで、該
モジュール基板を共通して用いることができると共に、
各品種に対するカスタム化をも容易に行うことが可能で
ある。又、このようなモジュール基板の構成は信頼性も
十分にあるものであり、マルチチップモジュール全体の
信頼性も十分なものとなっている。 なお、モジュール基板の標準配線層は標準化された配線
パターンとなっているが、この標準配線層は複数層の配
線層であってもよい。例えば、このような複数層の配線
層の、それぞれの標準化された配線パターンが配線方向
の角度等が異なる、配線パターンの異なるものであった
場合には、モジュール基板上の配線をより自由に行うこ
とができるだけでなく、各配線の配線距離の短縮をも図
ることが可能である。又、カスタム配線層の設計完了後
であっても、複数層の標準配線層と接続定義手段とを用
い、配線変更を比較的容易に行うことができる。なお、
このように複数層の配線層とした場合には、これら複数
層の配線層間の電気的な接続の有無の定義のための接続
定義手段を備えなければならない。 又、本発明は接続定義手段を限定するものではないが、
モジュール基板上の多数の接続定義手段中で、電気的な
接続有りと定義されるものは、電気的な接続無しと定義
されるものより数量が少なくなることが予想される。従
って、このようなモジュール基板の接続定義手段は、電
気的な接続無しの定義が、電気的な接続の有りの定義よ
りも容易に行えるものであることが好ましい。従って、
この接続定義手段にアンチヒューズを用いた場合には、
比較的数量の少ない電気的な接続の有りの定義の部分だ
け定義（導通状態とする）を行えばよいので、マルチチ
ップモジュール全体の接続定義手段全ての定義を能率的
に行うことができる。 又、本発明のモジュール基板においては、抵抗等の受動
素子や、トランジスタ等の能動素子を共に配置するしか
ないかの限定をするものではない。しかしながら、この
ようなモジュール基板においては、該マルチチップモジ
ュールの外部との入出力のためのバッファゲート等、標
準化された能動素子を必要とするものである。従って、
このような能動素子をもマルチチップモジュールのモジ
ュール基板上に配置するようにした場合には、該マルチ
チップモジュールの設計能率を向上することが可能であ
る。 なお、本発明の標準配線層やカスタム配線層等は、後述
する実施例においてアルミニウム配線層とされている
が、本発明はこれに限定するものではなく、導電性のあ
る物質で、配線接続に用いられるものであればよい。
以下、図を用いて本発明の実施例を詳細に説明する。 第１図は、本発明の実施例の上面図である。 この第１図において、マルチチップモジュール１は、モ
ジュール基板３と、該モジュール基板３上に搭載された
合計５個のチップ５とにより構成されている。 このモジュール基板３には、図示されないモジュールピ
ンが設けられており、このモジュールピンにより、例え
ばプリント基板等にこのマルチチップモジュール１全体
を搭載して電気的に接続できるようになっている。 このモジュール基板３上に設けられているモジュールパ
ッド10bは、モジュールピンに対応して設けられ、電気
的に接続されている。従って、このモジュール基板３上
において、モジュールパッド10bに配線接続することに
より、マルチチップモジュール１の外部との接続を行う
ことができる。 又、このモジュール基板３上にはカスタム化されたチッ
プ搭載パッドであるモジュールパッド10aが設けられて
いる。 この実施例において、モジュールパッド10aの配置位置
は、モジュール基板３上に搭載されるチップ５の種類や
大きさに従って決定されたカスタム化されたものであ
る。 従って、このモジュール基板３上には、不要なモジュー
ルパッド10aが設けられていないため、該モジュール基
板３上の空間を自由に利用して配線を行うことができ
る。しかしながら、モジュール基板３上の配線に余裕が
ある場合には、このモジュールパッド10aの配置も標準
化してもよい。 なお、このモジュールパッド10aはモジュール基板３上
に搭載されるチップ５との電気的な接続のために用いら
れるものであるが、この点に関しては第２図（Ｂ）を用
いて詳細に後述する。 又、このモジュール基板３上において、該モジュール基
板３上に搭載されるチップ５と接続されているモジュー
ルパッド10aの相互の間や、モジュールピンに接続され
ているモジュールパッド10bとの間の接続は、実線で示
されているモジュール基板配線７により接続がなされて
いる。 なお、このモジュール基板配線７は、多層構造の配線層
の配線、即ち、標準配線層の配線及びカスタム配線層の
配線によるものであるが、これについては詳細に後述す
る。 第２図（Ａ）は、本発明の実施例の部分的な側面図であ
る。 この第２図（Ａ）において、符号３、５、10aは、前述
の第１図の同符号のものと同一のものである。 第２図（Ｂ）は、モジュール基板とチップとの接続部分
の拡大図である。即ち、前述の第２図（Ａ）の符号Ｄで
示される部分の拡大図である。 この第２図（Ｂ）において、符号３、５、10aは、前述
の第１図及び第２図（Ａ）の同符号のものと同一のもの
である。 これら第２図（Ａ）及び（Ｂ）おいて、モジュール基板
３上のモジュールパッド10aと、該モジュール基板３上
に搭載されるチップ５との電気的な接続及び該チップ５
の固定自体は、該チップ５のバンプ12と、モジュール基
板３上のモジュールパッド10aに塗布された導電性接着
剤14とによりなされる。即ち、モジュール基板３上のモ
ジュールパッド10aの形成後、導電性接着剤14を該モジ
ュールパッド10aの上面に適量だけ塗布し、チップ５を
搭載し、この後、この導電性接着剤14を硬化させるもの
である。 第３図及び第４図は、本発明の実施例に用いられるモジ
ュール基板の断面のモデル図である。 これら第３図及び第４図は、あくまでもモデル図であ
り、モジュール基板３上の全ての部分の断面で、これら
第３図あるいは第４図に示されるような断面の構造とな
っているものではない。即ち、ある部分の断面にはカス
タムアルミニウム配線層34が無い場合もあり、ある部分
の断面には第１標準アルミニウム配線層24が無い場合等
がある。即ち、これら第３図及び第４図は、最も下層で
あるシリコン基板から順に、モジュール基板３がどのよ
うな構造となっているかを示すためのモデル図となって
いる。 第３図のモジュール基板３の標準配線層は、２層で構成
されている。即ち、この第３図のモジュール基板３に
は、第１標準アルミニウム配線層24と、第２標準アルミ
ニウム配線層30とが設けられている。 以後、このような標準配線層が２層となっているマルチ
チップモジュールの実施例を本発明の第１実施例と呼
ぶ。 一方、第４図のモジュール基板３の標準配線層は、１層
のみで構成されている。即ち、この第４図のモジュール
基板３の標準配線層は、標準アルミニウム配線層24のみ
となっている。 以後、この第４図に示されるような標準配線層が１層の
みとなっているモジュール基板を用いたマルチチップモ
ジュールの実施例を、本発明の第２実施例と呼ぶ。 第３図において、モジュール基板３の最も下層はシリコ
ン基板となっており、この上に、順に、厚いSiO2膜22、
第１標準アルミニウム配線層24、薄いSiO2膜26、第１層
間膜28、第２標準アルミニウム配線層30、薄いSiO2膜2
6、第２層間膜32、カスタムアルミニウム配線層34、パ
ッシベーション膜36が成形されている。 一方、第４図の本発明の第２実施例のモジュール基板３
は、第２標準アルミニウム配線層30を有していない。即
ち、この本発明の第２実施例のモジュール基板３は、最
も下層がシリコン基板となっており、この上に、順に、
厚いSiO2膜22、標準アルミニウム配線層24、薄いSiO2膜
26、層間膜28、カスタムアルミニウム配線層34、パッシ
ベーション膜36が形成されている。 なお、これら第３図及び第４図において、符号10aある
いは10bはモジュールパッドであり、この部分はカスタ
ムアルミニウム配線層34が露出している。 なお、以後、モジュール基板を構成する各アルミニウム
配線層を、最も下層であるシリコン基板側から順に、そ
れぞれ、アルミニウム配線層AL1、アルミニウム配線層A
L2、アルミニウム配線層AL3と呼ぶ。 即ち、第３図の本発明の第１実施例においては、第１標
準アルミニウム配線層24がアルミニウム配線層AL1であ
り、第２標準アルミニウム配線層30がアルミニウム配線
層AL2であり、カスタムアルミニウム配線層34がアルミ
ニウム配線層AL3である。 一方、第４図の本発明の第２実施例においては、標準ア
ルミニウム配線層24がアルミニウム配線層AL1であり、
カスタムアルミニウム配線層34がアルミニウム配線層AL
2である。 第５図は、本発明の第１実施例のアルミニウム配線層AL
1と、アルミニウム配線層AL2に関する回路図である。 この第５図において、アルミニウム配線層AL1は、右下
りの直線状に、等間隔に設けられている。一方、アルミ
ニウム配線層AL2は、左下りの直線状に、等間隔に配置
されている。なお、この第５図においては、アルミニウ
ム配線層AL3が図示されていないが、カスタム化された
配線パターン及びチップ搭載パッドを有するカスタム配
線層であるアルミニウム配線層AL3があるものとする。 アルミニウム配線層AL1の各配線と、アルミニウム配線
層AL2の各配線との交点には、○印で示される如く、AL1
−AL2間アンチヒューズ50aが配置されている。又、アル
ミニウム配線層AL1の各配線上の、○印で示されるAL1−
AL2間アンチヒューズ50aの間には、□印で示される、AL
1−AL3間アンチヒューズ50bが配置されている。アルミ
ニウム配線層AL2の各配線上の、○印で示されるAL1−AL
2間アンチヒューズ50aの間には、△印で示される如く、
AL2−AL3間アンチヒューズ50cが配置されている。 これらアンチヒューズ50a〜50cは、初期状態は絶縁状態
であるが、所定の電圧を加えることにより、電気的な接
続有りの定義が可能な素子である。薄いSiO2膜26が150
オングストロームの厚さの場合では、この定義のための
プログラム電圧は12.5Vとなる。 この第５図において、AL1書込回路40a及びAL2書込回路4
0bは、これらを組合せて用いることにより、AL1−AL2間
アンチヒューズ50aの接続の有りの定義を書込むもので
ある。 一方、この第５図に図示されないAL3書込回路40cがあ
る。AL1書込回路40aとAL3書込回路40cとを組合せて用い
ることにより、AL1−AL3間アンチヒューズ50bも電気的
な接続の有りの定義の書込みを行うことができる。AL2
書込回路40bとAL3書込回路40cとを組合せて用いること
により、AL2−AL3間アンチヒューズ50cの電気的な接続
の有りの定義が可能である。 なお、アルミニウム配線層AL3において、AL3書込回路40
cとの接続は、カスタム化され設計された配線により接
続する。又、第７図（Ｂ）を用いて後述するように、AL
3書込回路40cを用いない方法もある。 第６図は、本発明の第１実施例の合計３種類のアルミニ
ウム配線層に関する平面図である。 この第６図において、アルミニウム配線層AL1が最も下
層であり、順に、上方に、アルミニウム配線層AL2、ア
ルミニウム配線層AL3が設けられている。又、アルミニ
ウム配線層AL1の配線と、アルミニウム配線層AL2の配線
との交差部分、即ち、この第６図において符号Ａで示さ
れる部分には、これらアルミニウム配線層AL1及びアル
ミニウム配線層AL2との間に、電気的な絶縁物質である
薄いSiO2と共にアンチヒューズとして用いられる第１ポ
リシリコン膜54が設けられている。又、アルミニウム配
線層AL1の配線とアルミニウム配線層AL3の配線との交差
部分、即ち、この第６図において、符号Ｂで示される部
分には、これらアルミニウム配線層AL1とアルミニウム
配線層AL3との間に、電気的な絶縁物質である薄いSiO2
膜と共にアンチヒューズとして用いられる第１ポリシリ
コン膜54が設けられている。又、アルミニウム配線層AL
2の配線とアルミニウム配線層AL3との配線との交差部
分、即ち、この第６図において、符号Ｃで示される部分
には、これらアルミニウム配線層AL2及びアルミニウム
配線層AL3との間に、電気的な絶縁物質である薄いSiO2
膜と共にアンチヒューズとして用いられる第２ポリシリ
コン膜56が設けられている。 これらアルミニウム配線層AL1〜AL3の間に設けられてい
る第１ポリシリコン膜54及び第２ポリシリコン膜56は、
ドープドポリシリコンで電気的に導電性であり、電気的
に絶縁物質である薄いSiO2膜と共にアンチヒューズとし
て用いられる。即ち、これら第１ポリシリコン膜54又は
第２ポリシリコン膜56と、薄いSiO2膜とを挾む両端の異
なるアルミニウム配線層AL1〜AL3の間に、所定の電圧を
加えることにより、この薄いSiO2膜の絶縁を破壊すると
共に、これら第１ポリシリコン膜54あるいは第２ポリシ
リコン膜56により電気的な接続の有りの定義を行うこと
ができる。 なお、第６図の斜線（AL1、AL2）や縦線（AL3）は１本
１本が独立した線ではなく、領域を示している。つま
り、AL1とAL2が１本ずつと、モジュールパッド（AL3）
を１個示したものである。 第７図は、本発明の実施例で用いられるアンチヒューズ
部分の断面図である。 即ち、第７図（Ａ）は、AL1−AL2間アンチヒューズ50a
の断面図である。第７図（Ｂ）は、AL1−AL3間アンチヒ
ューズ50bの断面図である。第７図（Ｃ）は、AL2−AL3
間アンチヒューズ50cの断面図である。 この第７図（Ａ）において、モジュール基板３の最も下
層は、シリコン基板となっている。このシリコン基板上
方には、順に、厚いSiO2膜22、必要箇所においてアルミ
ニウム配線層AL1による配線、薄いSiO2膜26、第１層間
膜28、必要箇所においてはアルミニウム配線層AL2によ
る配線、薄いSiO2膜26、第２層間膜32、パッシベーショ
ン膜36が形成されている。更に、アルミニウム配線層AL
1による配線と、アルミニウム配線層AL2による配線との
間において、下方側の薄いSiO2膜26の上方に、第１ポリ
シリコン膜54が設けられている。 この第１ポリシリコン膜54と隣接する薄いSiO2膜26は、
初期状態においては、電気的に絶縁状態となっている。
しかしながら、アルミニウム配線層AL1による配線と、
アルミニウム配線層AL2による配線との間に所定の電圧
を加えることにより、この薄いSiO2膜26の絶縁状態を破
壊し、この第１ポリシリコン膜54によりこれらアルミニ
ウム配線層AL1の配線と、アルミニウム配線層AL2の配線
との間を接続状態に定義することができる。 第７図（Ｂ）において、符号３、22、26、28、32、36、
54、AL1、AL2は、前述の第７図（Ａ）の同符号のものと
同一のものである。 この第７図（Ｂ）においては、アルミニウム配線層AL3
による配線が設けられており、この配線はアルミニウム
配線層AL2による配線と接続されている。従って、アル
ミニウム配線層AL1による配線と、アルミニウム配線層A
L2による配線との間が電気的に接続有りに定義された場
合には、このアルミニウム配線層AL1の配線は、アルミ
ニウム配線層AL3による配線にも接続状態となる。 第７図（Ｃ）において、符号３、22、26、28、32、36、
AL2、AL3は、前述の第７図（Ａ）及び（Ｂ）の同符号の
ものと同一のものである。 この第７図（Ｃ）においては、アルミニウム配線層AL1
による配線はなく、アルミニウム配線層AL2による配線
と、アルミニウム配線層AL3による配線のみとなってい
る。又、アルミニウム配線層AL2による配線と、アルミ
ニウム配線層AL3による配線との間において、薄いSiO2
膜26の上方に、第２ポリシリコン膜56が設けられてい
る。 この第２ポリシリコン膜56に隣接する薄いSiO2膜26の初
期状態は電気的に絶縁状態となっている。しかしなが
ら、アルミニウム配線層AL2による配線と、アルミニウ
ム配線層AL3による配線との間に所定の電圧を加えるこ
とにより、この薄いSiO2膜26の絶縁状態を破壊して、こ
の第２ポリシリコン膜56によりこれらの配線間を接続状
態とすることができる。 第８図は、本発明の実施例に用いられるAL1書込回路及
びAL2書込回路に関する回路図である。 この第８図において、回路の動作の説明を明瞭にするた
め、アルミニウム配線層AL1の配線のうち合計３本の配
線のみ、アルミニウム配線層AL2の配線のうち合計４本
の配線のみが図示され、これらの配線に関するアンチヒ
ューズの書込（電気的な接続有りの定義）のための回路
のみが図示されている。 この第８図において、AL1書込回路40aは、AL1セレクタ
レジスタ60aと、合計３個のスイッチングトランジスタ6
2とにより構成されている。又、AL2書込回路40bは、AL2
セレクタレジスタ60bと、合計４個のスイッチングトラ
ンジスタ62とにより構成されている。 又、アルミニウム配線層AL1による配線と、アルミニウ
ム配線層AL2による配線との交点部分には、前述の第１
ポリシリコン膜54を用いたAL1−AL2間アンチヒューズ50
aが設けられている。即ち、この第８図においては、合
計12個のAL1−AL2間アンチヒューズ50aが設けられてい
る。 これらのAL1−AL2間アンチヒューズ50aのそれぞれの電
気的な接続の有りの定義（書込）時には、アルミニウム
配線層AL1の該当する配線に対応するAL1書込回路40a内
のスイッチングトランジスタ62が、該AL1書込回路40a内
のAL1セレクタレジスタ60aにより選択してオン状態とさ
れ、この配線はプログラム電圧64に接続される。又、こ
のAL1−AL2間アンチヒューズ50aの定義（書込）時に、
アルミニウム配線層AL2の該当する配線に対応するAL2書
込回路40bのスイッチングトランジスタ62が、AL2書込回
路40bのAL2セレクタレジスタ60bにより選択されオン状
態となり、この配線はプログラム電圧64に接続される。 このようにして、電気的な接続の有りの定義（書込）対
象となるAL1−AL2間アンチヒューズ50aに対応したアル
ミニウム配線層AL1の配線と、アルミニウム配線層AL2の
配線とにはプログラム電圧64が印加され、電気的な接続
有りの定義がなされる。 なお、このようなアンチヒューズの電気的な接続有りの
定義は、複数のアンチヒューズに関して同時に行うこと
も可能である。 又、この第８図は、標準配線層であるアルミニウム配線
層AL1の配線と、同様に標準配線層であるアルミニウム
配線層AL2の配線とに関するアンチヒューズに関するも
のであるが、同様に、標準配線層であるアルミニウム配
線層AL1の配線とカスタム配線層であるアルミニウム配
線層AL3の配線とに関して（本発明の第２実施例にも対
応）も、同様に構成して定義（電気的な接続の有りの書
込）を行うことができる。AL1−AL3間アンチヒューズ50
bの定義（書込）は、アルミニウム配線層AL1の該当する
スイッチングトランジスタ62をオン状態としてプログラ
ム電圧64に接続し、アルミニウム配線層AL3の該当する
モジュールパッド10b（乃至モジュールピン）をプログ
ラム電圧64に接続することによって行う。又、標準配線
層であるアルミニウム配線層AL2の配線と、カスタム配
線層であるアルミニウム配線層AL3の配線との間のアン
チヒューズの定義に関しても、同様に構成して電気的な
接続有りの定義を行うことができる。 通常、プログラム電圧は、マルチチップモジュール１の
外部に設けられる。AL1セレクタレジスタ60aとAL2セレ
クタレジスタ60bはシフトレジスタで構成され、そのデ
ータは外部からシフト入力される。プログラム電圧に実
際に電圧が印加されるのは、シフトレジスタに所定のデ
ータが設定された後で、パルス状である。 第９図は、本発明の実施例のモジュール基板３上のモジ
ュールパッドの上面図である。 この第９図において、モジュールパッド10a（又は10b）
は、100μｍ四方の大きさの正方形となっている。 第10図は、本発明の実施例のモジュール基板上のモジュ
ールパッド部分の標準配線に関する回路図である。 この第10図において、モジュールパッド10a（又は10b）
の部分には、○印で示されるAL1−AL2間アンチヒューズ
50aが合計８個設けられており、□印で示されるAL1−AL
3間アンチヒューズ50bが合計12個設けられており、△印
で示されるAL2−AL3間アンチヒューズ50cが合計13個設
けられている。このモジュールパッド10a（又は10b）
は、それ自体はアルミニウム配線層AL3であるカスタム
配線層において形成されている。従って、AL1−AL3間ア
ンチヒューズ50aと、AL2−AL3のアンチヒューズ50cとを
用いて、アルミニウム配線層AL1の配線と、アルミニウ
ム配線層AL2の配線とを、このモジュールパッド10a（又
は10b）に接続することができる。又、AL1−AL2間アン
チヒューズ50aを用いて、より複雑な配線をも定義する
ことが可能である。 第11図（Ａ）は、本発明の第２実施例の標準配線層の配
線パターン図である。 本発明の第２実施例においては、標準配線層は、アルミ
ニウム配線層AL1の１層のみで構成されている。 この本発明の第２実施例の標準配線層は、この第11図
（Ａ）に示されるように、一方方向の直線が等間隔に並
べられた配線パターンとなっている。 又、この第11図（Ａ）において、○印で示されるAL1−A
L2間アンチヒューズ50aが、等間隔に均等に配置されて
いる。 第11図（Ｂ）は、本発明の第２実施例における定義する
配線の一例の配線パターン図である。 この第11図（Ｂ）の左方に示された配線パターン図にお
いては、合計３本の電気的に絶縁され独立した配線が、
ほぼ一点で交叉している。このように電気的に絶縁した
複数の配線を交差させることは、単一層の配線層のみで
は構成することは不可能である。 しかしながら、この第11図（Ｂ）の右方に示されるよう
に、電気的に絶縁され独立した複数の配線をほぼ一点で
交差させなければならない場合であっても、標準化され
た配線パターンの標準配線層に加えてカスタム配線層を
１層分加えて用いることにより、実現することができ
る。 なお、この第11図（Ｂ）の右方においては、破線AL1は
アルミニウム配線層AL1による配線であり、実線AL2はア
ルミニウム配線層AL2による配線である。又、○印で示
されるAL1−AL2間アンチヒューズ50aにより、アルミニ
ウム配線層AL1における配線と、アルミニウム配線層AL2
における配線とが接続されている。 このように、本発明の第２実施例においては、標準配線
層と標準化された接続定義手段（アンチヒューズ）とを
有する多品種のマルチチップモジュールに対応した共通
のモジュール基板を用いて、更に、カスタム化されたカ
スタム配線層のみを加えることにより、所望のマルチチ
ップモジュール用のモジュール基板を作成して、所望の
マルチチップモジュールを構成することができる。 又、本発明の第１実施例においても、本発明の第２実施
例と同様に、共通化されたモジュール基板にカスタム化
されたカスタム配線層のみを加えることにより、所望の
マルチチップモジュールを構成することができる。しか
しながら、本発明の第１実施例においては、第２実施例
に比較して、モジュール基板の標準配線層が２層構造と
なっているので、第２実施例に比べて複雑な配線であっ
ても、より最適化された配線パターンとすることができ
る。例えば、複雑な配線であっても、これらの配線を構
成するそれぞれの配線の長さをより短くすることができ
る。
ジュール基板３と、該モジュール基板３上に搭載された
合計５個のチップ５とにより構成されている。 このモジュール基板３には、図示されないモジュールピ
ンが設けられており、このモジュールピンにより、例え
ばプリント基板等にこのマルチチップモジュール１全体
を搭載して電気的に接続できるようになっている。 このモジュール基板３上に設けられているモジュールパ
ッド10bは、モジュールピンに対応して設けられ、電気
的に接続されている。従って、このモジュール基板３上
において、モジュールパッド10bに配線接続することに
より、マルチチップモジュール１の外部との接続を行う
ことができる。 又、このモジュール基板３上にはカスタム化されたチッ
プ搭載パッドであるモジュールパッド10aが設けられて
いる。 この実施例において、モジュールパッド10aの配置位置
は、モジュール基板３上に搭載されるチップ５の種類や
大きさに従って決定されたカスタム化されたものであ
る。 従って、このモジュール基板３上には、不要なモジュー
ルパッド10aが設けられていないため、該モジュール基
板３上の空間を自由に利用して配線を行うことができ
る。しかしながら、モジュール基板３上の配線に余裕が
ある場合には、このモジュールパッド10aの配置も標準
化してもよい。 なお、このモジュールパッド10aはモジュール基板３上
に搭載されるチップ５との電気的な接続のために用いら
れるものであるが、この点に関しては第２図（Ｂ）を用
いて詳細に後述する。 又、このモジュール基板３上において、該モジュール基
板３上に搭載されるチップ５と接続されているモジュー
ルパッド10aの相互の間や、モジュールピンに接続され
ているモジュールパッド10bとの間の接続は、実線で示
されているモジュール基板配線７により接続がなされて
いる。 なお、このモジュール基板配線７は、多層構造の配線層
の配線、即ち、標準配線層の配線及びカスタム配線層の
配線によるものであるが、これについては詳細に後述す
る。 第２図（Ａ）は、本発明の実施例の部分的な側面図であ
る。 この第２図（Ａ）において、符号３、５、10aは、前述
の第１図の同符号のものと同一のものである。 第２図（Ｂ）は、モジュール基板とチップとの接続部分
の拡大図である。即ち、前述の第２図（Ａ）の符号Ｄで
示される部分の拡大図である。 この第２図（Ｂ）において、符号３、５、10aは、前述
の第１図及び第２図（Ａ）の同符号のものと同一のもの
である。 これら第２図（Ａ）及び（Ｂ）おいて、モジュール基板
３上のモジュールパッド10aと、該モジュール基板３上
に搭載されるチップ５との電気的な接続及び該チップ５
の固定自体は、該チップ５のバンプ12と、モジュール基
板３上のモジュールパッド10aに塗布された導電性接着
剤14とによりなされる。即ち、モジュール基板３上のモ
ジュールパッド10aの形成後、導電性接着剤14を該モジ
ュールパッド10aの上面に適量だけ塗布し、チップ５を
搭載し、この後、この導電性接着剤14を硬化させるもの
である。 第３図及び第４図は、本発明の実施例に用いられるモジ
ュール基板の断面のモデル図である。 これら第３図及び第４図は、あくまでもモデル図であ
り、モジュール基板３上の全ての部分の断面で、これら
第３図あるいは第４図に示されるような断面の構造とな
っているものではない。即ち、ある部分の断面にはカス
タムアルミニウム配線層34が無い場合もあり、ある部分
の断面には第１標準アルミニウム配線層24が無い場合等
がある。即ち、これら第３図及び第４図は、最も下層で
あるシリコン基板から順に、モジュール基板３がどのよ
うな構造となっているかを示すためのモデル図となって
いる。 第３図のモジュール基板３の標準配線層は、２層で構成
されている。即ち、この第３図のモジュール基板３に
は、第１標準アルミニウム配線層24と、第２標準アルミ
ニウム配線層30とが設けられている。 以後、このような標準配線層が２層となっているマルチ
チップモジュールの実施例を本発明の第１実施例と呼
ぶ。 一方、第４図のモジュール基板３の標準配線層は、１層
のみで構成されている。即ち、この第４図のモジュール
基板３の標準配線層は、標準アルミニウム配線層24のみ
となっている。 以後、この第４図に示されるような標準配線層が１層の
みとなっているモジュール基板を用いたマルチチップモ
ジュールの実施例を、本発明の第２実施例と呼ぶ。 第３図において、モジュール基板３の最も下層はシリコ
ン基板となっており、この上に、順に、厚いSiO2膜22、
第１標準アルミニウム配線層24、薄いSiO2膜26、第１層
間膜28、第２標準アルミニウム配線層30、薄いSiO2膜2
6、第２層間膜32、カスタムアルミニウム配線層34、パ
ッシベーション膜36が成形されている。 一方、第４図の本発明の第２実施例のモジュール基板３
は、第２標準アルミニウム配線層30を有していない。即
ち、この本発明の第２実施例のモジュール基板３は、最
も下層がシリコン基板となっており、この上に、順に、
厚いSiO2膜22、標準アルミニウム配線層24、薄いSiO2膜
26、層間膜28、カスタムアルミニウム配線層34、パッシ
ベーション膜36が形成されている。 なお、これら第３図及び第４図において、符号10aある
いは10bはモジュールパッドであり、この部分はカスタ
ムアルミニウム配線層34が露出している。 なお、以後、モジュール基板を構成する各アルミニウム
配線層を、最も下層であるシリコン基板側から順に、そ
れぞれ、アルミニウム配線層AL1、アルミニウム配線層A
L2、アルミニウム配線層AL3と呼ぶ。 即ち、第３図の本発明の第１実施例においては、第１標
準アルミニウム配線層24がアルミニウム配線層AL1であ
り、第２標準アルミニウム配線層30がアルミニウム配線
層AL2であり、カスタムアルミニウム配線層34がアルミ
ニウム配線層AL3である。 一方、第４図の本発明の第２実施例においては、標準ア
ルミニウム配線層24がアルミニウム配線層AL1であり、
カスタムアルミニウム配線層34がアルミニウム配線層AL
2である。 第５図は、本発明の第１実施例のアルミニウム配線層AL
1と、アルミニウム配線層AL2に関する回路図である。 この第５図において、アルミニウム配線層AL1は、右下
りの直線状に、等間隔に設けられている。一方、アルミ
ニウム配線層AL2は、左下りの直線状に、等間隔に配置
されている。なお、この第５図においては、アルミニウ
ム配線層AL3が図示されていないが、カスタム化された
配線パターン及びチップ搭載パッドを有するカスタム配
線層であるアルミニウム配線層AL3があるものとする。 アルミニウム配線層AL1の各配線と、アルミニウム配線
層AL2の各配線との交点には、○印で示される如く、AL1
−AL2間アンチヒューズ50aが配置されている。又、アル
ミニウム配線層AL1の各配線上の、○印で示されるAL1−
AL2間アンチヒューズ50aの間には、□印で示される、AL
1−AL3間アンチヒューズ50bが配置されている。アルミ
ニウム配線層AL2の各配線上の、○印で示されるAL1−AL
2間アンチヒューズ50aの間には、△印で示される如く、
AL2−AL3間アンチヒューズ50cが配置されている。 これらアンチヒューズ50a〜50cは、初期状態は絶縁状態
であるが、所定の電圧を加えることにより、電気的な接
続有りの定義が可能な素子である。薄いSiO2膜26が150
オングストロームの厚さの場合では、この定義のための
プログラム電圧は12.5Vとなる。 この第５図において、AL1書込回路40a及びAL2書込回路4
0bは、これらを組合せて用いることにより、AL1−AL2間
アンチヒューズ50aの接続の有りの定義を書込むもので
ある。 一方、この第５図に図示されないAL3書込回路40cがあ
る。AL1書込回路40aとAL3書込回路40cとを組合せて用い
ることにより、AL1−AL3間アンチヒューズ50bも電気的
な接続の有りの定義の書込みを行うことができる。AL2
書込回路40bとAL3書込回路40cとを組合せて用いること
により、AL2−AL3間アンチヒューズ50cの電気的な接続
の有りの定義が可能である。 なお、アルミニウム配線層AL3において、AL3書込回路40
cとの接続は、カスタム化され設計された配線により接
続する。又、第７図（Ｂ）を用いて後述するように、AL
3書込回路40cを用いない方法もある。 第６図は、本発明の第１実施例の合計３種類のアルミニ
ウム配線層に関する平面図である。 この第６図において、アルミニウム配線層AL1が最も下
層であり、順に、上方に、アルミニウム配線層AL2、ア
ルミニウム配線層AL3が設けられている。又、アルミニ
ウム配線層AL1の配線と、アルミニウム配線層AL2の配線
との交差部分、即ち、この第６図において符号Ａで示さ
れる部分には、これらアルミニウム配線層AL1及びアル
ミニウム配線層AL2との間に、電気的な絶縁物質である
薄いSiO2と共にアンチヒューズとして用いられる第１ポ
リシリコン膜54が設けられている。又、アルミニウム配
線層AL1の配線とアルミニウム配線層AL3の配線との交差
部分、即ち、この第６図において、符号Ｂで示される部
分には、これらアルミニウム配線層AL1とアルミニウム
配線層AL3との間に、電気的な絶縁物質である薄いSiO2
膜と共にアンチヒューズとして用いられる第１ポリシリ
コン膜54が設けられている。又、アルミニウム配線層AL
2の配線とアルミニウム配線層AL3との配線との交差部
分、即ち、この第６図において、符号Ｃで示される部分
には、これらアルミニウム配線層AL2及びアルミニウム
配線層AL3との間に、電気的な絶縁物質である薄いSiO2
膜と共にアンチヒューズとして用いられる第２ポリシリ
コン膜56が設けられている。 これらアルミニウム配線層AL1〜AL3の間に設けられてい
る第１ポリシリコン膜54及び第２ポリシリコン膜56は、
ドープドポリシリコンで電気的に導電性であり、電気的
に絶縁物質である薄いSiO2膜と共にアンチヒューズとし
て用いられる。即ち、これら第１ポリシリコン膜54又は
第２ポリシリコン膜56と、薄いSiO2膜とを挾む両端の異
なるアルミニウム配線層AL1〜AL3の間に、所定の電圧を
加えることにより、この薄いSiO2膜の絶縁を破壊すると
共に、これら第１ポリシリコン膜54あるいは第２ポリシ
リコン膜56により電気的な接続の有りの定義を行うこと
ができる。 なお、第６図の斜線（AL1、AL2）や縦線（AL3）は１本
１本が独立した線ではなく、領域を示している。つま
り、AL1とAL2が１本ずつと、モジュールパッド（AL3）
を１個示したものである。 第７図は、本発明の実施例で用いられるアンチヒューズ
部分の断面図である。 即ち、第７図（Ａ）は、AL1−AL2間アンチヒューズ50a
の断面図である。第７図（Ｂ）は、AL1−AL3間アンチヒ
ューズ50bの断面図である。第７図（Ｃ）は、AL2−AL3
間アンチヒューズ50cの断面図である。 この第７図（Ａ）において、モジュール基板３の最も下
層は、シリコン基板となっている。このシリコン基板上
方には、順に、厚いSiO2膜22、必要箇所においてアルミ
ニウム配線層AL1による配線、薄いSiO2膜26、第１層間
膜28、必要箇所においてはアルミニウム配線層AL2によ
る配線、薄いSiO2膜26、第２層間膜32、パッシベーショ
ン膜36が形成されている。更に、アルミニウム配線層AL
1による配線と、アルミニウム配線層AL2による配線との
間において、下方側の薄いSiO2膜26の上方に、第１ポリ
シリコン膜54が設けられている。 この第１ポリシリコン膜54と隣接する薄いSiO2膜26は、
初期状態においては、電気的に絶縁状態となっている。
しかしながら、アルミニウム配線層AL1による配線と、
アルミニウム配線層AL2による配線との間に所定の電圧
を加えることにより、この薄いSiO2膜26の絶縁状態を破
壊し、この第１ポリシリコン膜54によりこれらアルミニ
ウム配線層AL1の配線と、アルミニウム配線層AL2の配線
との間を接続状態に定義することができる。 第７図（Ｂ）において、符号３、22、26、28、32、36、
54、AL1、AL2は、前述の第７図（Ａ）の同符号のものと
同一のものである。 この第７図（Ｂ）においては、アルミニウム配線層AL3
による配線が設けられており、この配線はアルミニウム
配線層AL2による配線と接続されている。従って、アル
ミニウム配線層AL1による配線と、アルミニウム配線層A
L2による配線との間が電気的に接続有りに定義された場
合には、このアルミニウム配線層AL1の配線は、アルミ
ニウム配線層AL3による配線にも接続状態となる。 第７図（Ｃ）において、符号３、22、26、28、32、36、
AL2、AL3は、前述の第７図（Ａ）及び（Ｂ）の同符号の
ものと同一のものである。 この第７図（Ｃ）においては、アルミニウム配線層AL1
による配線はなく、アルミニウム配線層AL2による配線
と、アルミニウム配線層AL3による配線のみとなってい
る。又、アルミニウム配線層AL2による配線と、アルミ
ニウム配線層AL3による配線との間において、薄いSiO2
膜26の上方に、第２ポリシリコン膜56が設けられてい
る。 この第２ポリシリコン膜56に隣接する薄いSiO2膜26の初
期状態は電気的に絶縁状態となっている。しかしなが
ら、アルミニウム配線層AL2による配線と、アルミニウ
ム配線層AL3による配線との間に所定の電圧を加えるこ
とにより、この薄いSiO2膜26の絶縁状態を破壊して、こ
の第２ポリシリコン膜56によりこれらの配線間を接続状
態とすることができる。 第８図は、本発明の実施例に用いられるAL1書込回路及
びAL2書込回路に関する回路図である。 この第８図において、回路の動作の説明を明瞭にするた
め、アルミニウム配線層AL1の配線のうち合計３本の配
線のみ、アルミニウム配線層AL2の配線のうち合計４本
の配線のみが図示され、これらの配線に関するアンチヒ
ューズの書込（電気的な接続有りの定義）のための回路
のみが図示されている。 この第８図において、AL1書込回路40aは、AL1セレクタ
レジスタ60aと、合計３個のスイッチングトランジスタ6
2とにより構成されている。又、AL2書込回路40bは、AL2
セレクタレジスタ60bと、合計４個のスイッチングトラ
ンジスタ62とにより構成されている。 又、アルミニウム配線層AL1による配線と、アルミニウ
ム配線層AL2による配線との交点部分には、前述の第１
ポリシリコン膜54を用いたAL1−AL2間アンチヒューズ50
aが設けられている。即ち、この第８図においては、合
計12個のAL1−AL2間アンチヒューズ50aが設けられてい
る。 これらのAL1−AL2間アンチヒューズ50aのそれぞれの電
気的な接続の有りの定義（書込）時には、アルミニウム
配線層AL1の該当する配線に対応するAL1書込回路40a内
のスイッチングトランジスタ62が、該AL1書込回路40a内
のAL1セレクタレジスタ60aにより選択してオン状態とさ
れ、この配線はプログラム電圧64に接続される。又、こ
のAL1−AL2間アンチヒューズ50aの定義（書込）時に、
アルミニウム配線層AL2の該当する配線に対応するAL2書
込回路40bのスイッチングトランジスタ62が、AL2書込回
路40bのAL2セレクタレジスタ60bにより選択されオン状
態となり、この配線はプログラム電圧64に接続される。 このようにして、電気的な接続の有りの定義（書込）対
象となるAL1−AL2間アンチヒューズ50aに対応したアル
ミニウム配線層AL1の配線と、アルミニウム配線層AL2の
配線とにはプログラム電圧64が印加され、電気的な接続
有りの定義がなされる。 なお、このようなアンチヒューズの電気的な接続有りの
定義は、複数のアンチヒューズに関して同時に行うこと
も可能である。 又、この第８図は、標準配線層であるアルミニウム配線
層AL1の配線と、同様に標準配線層であるアルミニウム
配線層AL2の配線とに関するアンチヒューズに関するも
のであるが、同様に、標準配線層であるアルミニウム配
線層AL1の配線とカスタム配線層であるアルミニウム配
線層AL3の配線とに関して（本発明の第２実施例にも対
応）も、同様に構成して定義（電気的な接続の有りの書
込）を行うことができる。AL1−AL3間アンチヒューズ50
bの定義（書込）は、アルミニウム配線層AL1の該当する
スイッチングトランジスタ62をオン状態としてプログラ
ム電圧64に接続し、アルミニウム配線層AL3の該当する
モジュールパッド10b（乃至モジュールピン）をプログ
ラム電圧64に接続することによって行う。又、標準配線
層であるアルミニウム配線層AL2の配線と、カスタム配
線層であるアルミニウム配線層AL3の配線との間のアン
チヒューズの定義に関しても、同様に構成して電気的な
接続有りの定義を行うことができる。 通常、プログラム電圧は、マルチチップモジュール１の
外部に設けられる。AL1セレクタレジスタ60aとAL2セレ
クタレジスタ60bはシフトレジスタで構成され、そのデ
ータは外部からシフト入力される。プログラム電圧に実
際に電圧が印加されるのは、シフトレジスタに所定のデ
ータが設定された後で、パルス状である。 第９図は、本発明の実施例のモジュール基板３上のモジ
ュールパッドの上面図である。 この第９図において、モジュールパッド10a（又は10b）
は、100μｍ四方の大きさの正方形となっている。 第10図は、本発明の実施例のモジュール基板上のモジュ
ールパッド部分の標準配線に関する回路図である。 この第10図において、モジュールパッド10a（又は10b）
の部分には、○印で示されるAL1−AL2間アンチヒューズ
50aが合計８個設けられており、□印で示されるAL1−AL
3間アンチヒューズ50bが合計12個設けられており、△印
で示されるAL2−AL3間アンチヒューズ50cが合計13個設
けられている。このモジュールパッド10a（又は10b）
は、それ自体はアルミニウム配線層AL3であるカスタム
配線層において形成されている。従って、AL1−AL3間ア
ンチヒューズ50aと、AL2−AL3のアンチヒューズ50cとを
用いて、アルミニウム配線層AL1の配線と、アルミニウ
ム配線層AL2の配線とを、このモジュールパッド10a（又
は10b）に接続することができる。又、AL1−AL2間アン
チヒューズ50aを用いて、より複雑な配線をも定義する
ことが可能である。 第11図（Ａ）は、本発明の第２実施例の標準配線層の配
線パターン図である。 本発明の第２実施例においては、標準配線層は、アルミ
ニウム配線層AL1の１層のみで構成されている。 この本発明の第２実施例の標準配線層は、この第11図
（Ａ）に示されるように、一方方向の直線が等間隔に並
べられた配線パターンとなっている。 又、この第11図（Ａ）において、○印で示されるAL1−A
L2間アンチヒューズ50aが、等間隔に均等に配置されて
いる。 第11図（Ｂ）は、本発明の第２実施例における定義する
配線の一例の配線パターン図である。 この第11図（Ｂ）の左方に示された配線パターン図にお
いては、合計３本の電気的に絶縁され独立した配線が、
ほぼ一点で交叉している。このように電気的に絶縁した
複数の配線を交差させることは、単一層の配線層のみで
は構成することは不可能である。 しかしながら、この第11図（Ｂ）の右方に示されるよう
に、電気的に絶縁され独立した複数の配線をほぼ一点で
交差させなければならない場合であっても、標準化され
た配線パターンの標準配線層に加えてカスタム配線層を
１層分加えて用いることにより、実現することができ
る。 なお、この第11図（Ｂ）の右方においては、破線AL1は
アルミニウム配線層AL1による配線であり、実線AL2はア
ルミニウム配線層AL2による配線である。又、○印で示
されるAL1−AL2間アンチヒューズ50aにより、アルミニ
ウム配線層AL1における配線と、アルミニウム配線層AL2
における配線とが接続されている。 このように、本発明の第２実施例においては、標準配線
層と標準化された接続定義手段（アンチヒューズ）とを
有する多品種のマルチチップモジュールに対応した共通
のモジュール基板を用いて、更に、カスタム化されたカ
スタム配線層のみを加えることにより、所望のマルチチ
ップモジュール用のモジュール基板を作成して、所望の
マルチチップモジュールを構成することができる。 又、本発明の第１実施例においても、本発明の第２実施
例と同様に、共通化されたモジュール基板にカスタム化
されたカスタム配線層のみを加えることにより、所望の
マルチチップモジュールを構成することができる。しか
しながら、本発明の第１実施例においては、第２実施例
に比較して、モジュール基板の標準配線層が２層構造と
なっているので、第２実施例に比べて複雑な配線であっ
ても、より最適化された配線パターンとすることができ
る。例えば、複雑な配線であっても、これらの配線を構
成するそれぞれの配線の長さをより短くすることができ
る。
以上説明した通り、本発明によれば、モノリシック集積
回路では開発が難しくなる、比較して規模の大きな電子
回路をも比較的容易に開発でき、異なるプロセスを統合
した集積化をも可能なモジュールを実現して、開発期間
を短縮すると共に、開発費をも低減可能なマルチチップ
モジュールを提供することができるという優れた効果を
有する。
回路では開発が難しくなる、比較して規模の大きな電子
回路をも比較的容易に開発でき、異なるプロセスを統合
した集積化をも可能なモジュールを実現して、開発期間
を短縮すると共に、開発費をも低減可能なマルチチップ
モジュールを提供することができるという優れた効果を
有する。
第１図は、本発明の実施例の上面図、 第２図（Ａ）は、前記実施例の部分的な側面図、 第２図（Ｂ）は、前記側面図の符号Ｄ部分の拡大図、 第３図は、本発明の第１実施例に用いられるモジュール
基板の断面のモデル図、 第４図は、本発明の第２実施例に用いられるモジュール
基板の断面のモデル図、 第５図は、前記第１実施例のアルミニウム配線層AL1の
配線と、アルミニウム配線層AL2の配線とに関する回路
図、 第６図は、前記本発明の第１実施例におけるアルミニウ
ム配線層AL1の配線と、アルミニウム配線層AL2の配線
と、アルミニウム配線層AL3の配線とが互いに交差する
部分を示す上面図、 第７図（Ａ）は、本発明の実施例に用いられるAL1−AL2
間アンチヒューズ部分の断面図、 第７図（Ｂ）は、本発明の実施例に用いられるAL1−AL3
間アンチヒューズ部分の断面図、 第７図（Ｃ）は、AL2−AL3間アンチヒューズ部分の断面
図、 第８図は、本発明の実施例に用いられるAL1−AL2間アン
チヒューズの書き込みに関する回路図、 第９図は、本発明の実施例のモジュール基板のモジュー
ルパッドの上面図、 第10図は、前記モジュールパッド部分のアルミニウム配
線層AL1による配線と、アルミニウム配線層AL2による配
線とに関する回路図、 第11図（Ａ）は、本発明の第２実施例における標準配線
層の回路図、 第11図（Ｂ）は、前記第２実施例における定義された配
線パターンの一例を示す配線パターン図である。 １…マルチチップモジュール、３…モジュール基板、５
…チップ、７…モジュール基板配線、10a、10b…モジュ
ールパッド、12…バンプ、14…導電性接着剤、20…シリ
コン基板、22…厚いSiO2膜、24…（第１）標準アルミニ
ウム配線層、26…薄いSiO2膜、28…（第１）層間膜、30
…第２標準アルミニウム配線層、32…第２層間膜、34…
カスタムアルミニウム配線層、36…パッシベーション
膜、40…書込回路、40a…AL1書込回路、40b…AL2書込回
路、40c…AL3書込回路、50…接続定義手段、50a…AL1−
AL2間アンチヒューズ、50b…AL1−AL3間アンチヒュー
ズ、50c…AL2−AL3間アンチヒューズ、54…（第１）ポ
リシリコン膜、56…第２ポリシリコン膜、60a…AL1セレ
クタレジスタ、60b…AL2セレクタレジスタ、62スイッチ
ングトランジスタ、64…プログラム電圧回路、AL1〜AL3
…アルミニウム配線層。
基板の断面のモデル図、 第４図は、本発明の第２実施例に用いられるモジュール
基板の断面のモデル図、 第５図は、前記第１実施例のアルミニウム配線層AL1の
配線と、アルミニウム配線層AL2の配線とに関する回路
図、 第６図は、前記本発明の第１実施例におけるアルミニウ
ム配線層AL1の配線と、アルミニウム配線層AL2の配線
と、アルミニウム配線層AL3の配線とが互いに交差する
部分を示す上面図、 第７図（Ａ）は、本発明の実施例に用いられるAL1−AL2
間アンチヒューズ部分の断面図、 第７図（Ｂ）は、本発明の実施例に用いられるAL1−AL3
間アンチヒューズ部分の断面図、 第７図（Ｃ）は、AL2−AL3間アンチヒューズ部分の断面
図、 第８図は、本発明の実施例に用いられるAL1−AL2間アン
チヒューズの書き込みに関する回路図、 第９図は、本発明の実施例のモジュール基板のモジュー
ルパッドの上面図、 第10図は、前記モジュールパッド部分のアルミニウム配
線層AL1による配線と、アルミニウム配線層AL2による配
線とに関する回路図、 第11図（Ａ）は、本発明の第２実施例における標準配線
層の回路図、 第11図（Ｂ）は、前記第２実施例における定義された配
線パターンの一例を示す配線パターン図である。 １…マルチチップモジュール、３…モジュール基板、５
…チップ、７…モジュール基板配線、10a、10b…モジュ
ールパッド、12…バンプ、14…導電性接着剤、20…シリ
コン基板、22…厚いSiO2膜、24…（第１）標準アルミニ
ウム配線層、26…薄いSiO2膜、28…（第１）層間膜、30
…第２標準アルミニウム配線層、32…第２層間膜、34…
カスタムアルミニウム配線層、36…パッシベーション
膜、40…書込回路、40a…AL1書込回路、40b…AL2書込回
路、40c…AL3書込回路、50…接続定義手段、50a…AL1−
AL2間アンチヒューズ、50b…AL1−AL3間アンチヒュー
ズ、50c…AL2−AL3間アンチヒューズ、54…（第１）ポ
リシリコン膜、56…第２ポリシリコン膜、60a…AL1セレ
クタレジスタ、60b…AL2セレクタレジスタ、62スイッチ
ングトランジスタ、64…プログラム電圧回路、AL1〜AL3
…アルミニウム配線層。
Claims (4)
- 【請求項１】標準化された配線パターンの標準配線層
と、 カスタム化された配線パターン及び、チップ搭載パッド
を有するカスタム配線層と、 標準化された配置位置で複数配置され、それぞれが、前
記標準配線層上の所定の配線と、前記カスタム配線層上
の所定の配線との間の、電気的な接続の有無の定義が可
能な接続定義手段と、 前記チップ搭載パッドに電気的に接続され搭載された複
数のウェハチップと、 を備えたことを特徴とするマルチチップモジュール。 - 【請求項２】請求項１において、 前記標準配線層が、複数層の配線層であり、 標準化された配置位置で複数配置され、それぞれが、前
記複数層のうちの１つの標準配線層上あるいはカスタム
配線層上の所定の配線と、これとは異なる配線層である
標準配線層上の所定の配線との間の、電気的な接続の有
無の定義が可能な接続定義手段を備えたことを特徴とす
るマルチチップモジュール。 - 【請求項３】請求項１あるいは２のいずれか１つにおい
て、 前記接続定義手段にアンチ・ヒューズを用いていること
を特徴とするマルチチップモジュール。 - 【請求項４】請求項１において、 該マルチチップモジュール中に、標準化された能動素子
をも備えたことを特徴とするマルチチップモジュール。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332130A JPH0714024B2 (ja) | 1990-11-29 | 1990-11-29 | マルチチップモジュール |
| US07/797,920 US5258891A (en) | 1990-11-29 | 1991-11-26 | Multichip module with multilayer wiring substrate |
| EP91120440A EP0488319A1 (en) | 1990-11-29 | 1991-11-28 | Multichip module |
| CA002056781A CA2056781C (en) | 1990-11-29 | 1991-11-28 | Multichip module |
| KR1019910021567A KR920010872A (ko) | 1990-11-29 | 1991-11-28 | 멀티칩 모듈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332130A JPH0714024B2 (ja) | 1990-11-29 | 1990-11-29 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199742A JPH04199742A (ja) | 1992-07-20 |
| JPH0714024B2 true JPH0714024B2 (ja) | 1995-02-15 |
Family
ID=18251491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332130A Expired - Fee Related JPH0714024B2 (ja) | 1990-11-29 | 1990-11-29 | マルチチップモジュール |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5258891A (ja) |
| EP (1) | EP0488319A1 (ja) |
| JP (1) | JPH0714024B2 (ja) |
| KR (1) | KR920010872A (ja) |
| CA (1) | CA2056781C (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5427979A (en) * | 1993-10-18 | 1995-06-27 | Vlsi Technology, Inc. | Method for making multi-level antifuse structure |
| US5485031A (en) * | 1993-11-22 | 1996-01-16 | Actel Corporation | Antifuse structure suitable for VLSI application |
| US5844297A (en) * | 1995-09-26 | 1998-12-01 | Symbios, Inc. | Antifuse device for use on a field programmable interconnect chip |
| US5793094A (en) * | 1995-12-28 | 1998-08-11 | Vlsi Technology, Inc. | Methods for fabricating anti-fuse structures |
| US5723358A (en) * | 1996-04-29 | 1998-03-03 | Vlsi Technology, Inc. | Method of manufacturing amorphous silicon antifuse structures |
| US5946552A (en) * | 1996-08-20 | 1999-08-31 | International Business Machines Corporation | Universal cost reduced substrate structure method and apparatus |
| US5899707A (en) * | 1996-08-20 | 1999-05-04 | Vlsi Technology, Inc. | Method for making doped antifuse structures |
| US5753540A (en) * | 1996-08-20 | 1998-05-19 | Vlsi Technology, Inc. | Apparatus and method for programming antifuse structures |
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1990
- 1990-11-29 JP JP2332130A patent/JPH0714024B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-26 US US07/797,920 patent/US5258891A/en not_active Expired - Fee Related
- 1991-11-28 CA CA002056781A patent/CA2056781C/en not_active Expired - Fee Related
- 1991-11-28 EP EP91120440A patent/EP0488319A1/en not_active Withdrawn
- 1991-11-28 KR KR1019910021567A patent/KR920010872A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199742A (ja) | 1992-07-20 |
| CA2056781A1 (en) | 1992-05-30 |
| US5258891A (en) | 1993-11-02 |
| KR920010872A (ko) | 1992-06-27 |
| CA2056781C (en) | 1996-02-27 |
| EP0488319A1 (en) | 1992-06-03 |
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