KR100336082B1 - 반도체 집적회로장치 및 그 패키지 구조 - Google Patents

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타카히로 오카
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사와무라 시코
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Abstract

반도체 IC장치(100)는 복수의 유니트 셀(101a, 101b)을 포함하는 액티브 영역(102)과, 상기 액티브 영역(102)의 주위를 따라 지그재그형으로 배치된 복수의 전극(103)을 구비한다. 신호 I/O용 전극(103a)은 지그재그형 전극배치의 제 1 열에 배치되고, 전원용 전극(103b)과 접지용 전극(103c)은 지그재그형 전극배치의 제 2 열에 교대로 배치된다. 이러한 구성에 의하면, 신호 I/O용 전극(103a)으로부터 따로따로 전원용 전극(103b)과 접지용 전극(103c)이 존재하기 때문에, 신호 I/O용 전극(103a)을 완전히 활용하여 회로부분(액티브 영역)(102)을 최대로 사용한 경우에 있어서도, 충분한 전원용 전극(103b) 및 접지용 전극(103c)의 개수를 확보할 수 있다.

Description

반도체 집적회로장치 및 그 패키지 구조
본 발명은 반도체 집적회로장치 및 그 패키지 구조에 관한 것이다.
최근, 전자기기의 소형, 박형, 경량, 고성능화는 놀라운 기세로 진행하고 있다. 그리고, 이러한 기술적 요구에 응하는 가장 효율적인 대응책 중 하나는 전자기기 내에 내장될 반도체 집적회로장치(이하, 'IC 장치'라고 칭함)의 수를 줄이는 것이다. 따라서, 전자기기 제조회사는 항상 필요한 주변회로를 포함하는 큰 시스템이 하나의 IC 장치로만 실현될 수 있는 IC장치를 제공하기를 바란다.
이러한 기술적 요구에 따라, IC 장치 제조회사는 그 IC 장치에 탑재될 반도체소자(이하, 칩이라고 칭한다)의 배선패턴의 미세화 및 다층화를 실현하려고 노력해 왔다. 이러한 노력에 의해, 트랜지스터 및 그 외의 전자부품으로 구성된 회로부분(즉, 액티브 영역)을 대폭 소형화하는 것이 가능하게 되었다. 그러나, 당연한 일로서, IC장치 기능을 확대함에 따라, 칩과 그 주변회로 사이의 신호 입출력(I/O)의 주파수가 증가하게 되었다. 이것에 의해, 이들 사이를 접속하는 전극(본딩패드)의 수가 증가하여, 결국 칩 사이즈가 대형화되지 않을 수가 없었다.
도 8은 게이트 어레이 등에 사용된 전형적인 칩 패턴의 외관을 나타낸다. 도면에 도시한 바와 같이, 칩 중앙부에는 회로부분(액티브 영역)(20)이 형성되어 있고, 그 칩의 주위를 따라 소정피치 P로 복수의 전극(21)이 배열되어 있다. 회로부분(액티브 영역)(20)은 복수의 개별 회로부분(22)(이하, "유니트 셀"이라고 칭한다)의 세트로서 형성되어 있다. 또한, 전극(21)은 유니트 셀(22)마다 1:1 대응하도록 설치되어 있다.
도 9는 각 전극의 기본설계의 개념도를 나타낸다. 일반적으로, 전극(21)은 전극용 배선(23), 접지용 배선(24), 신호 I/O용 배선(25)을 통해, 대응하는 유니트 셀(22)의 전원단자(P), 접지단자(G), 신호 입출력(I/O)단자(110)와 개별적으로 접속될 수 있도록 배치되어 있다. 즉, 각 전극(21)은 주어진 요구에 따라서, 전원단자(P), 접지단자(G), 신호 I/O단자(110) 중 어느 한편을 선택적으로 이용할 수 있다. 그러므로, 이러한 기본 배선설계에 의해, IC 설계 작업의 자유도를 현저하게 향상시킬 수 있다. 따라서, IC장치의 실제의 실질적인 설계시에는, 유니트 셀과 전극을 포함하는 기본설계단위를 구성한 후, 그 기본설계단위를 필요수만큼 복제 배치함으로써, 칩 전체의 기본설계를 완성할 수 있다.
그리고, 실제의 칩은 상기 기본설계에 근거하여 제작되는 웨이퍼 마스크를 사용하여, 소정의 웨이퍼 프로세스에 의해 제조된다. 보다 구체적으로, 요구에 따라서, 전극을 신호의 입출력에 사용할지, 전원에 사용할지, 또는, 접지에 사용할지를 결정한다. 그 후, 상기 결정을 만족하도록 배선이 행해져, 웨이퍼 마스크가 제작된다.
일반적으로, 웨이퍼 마스크는 다층구조를 갖도록 형성되고, 즉 회로부분의 형성에 사용하는 공통 마스크와, 배선층의 형성에 사용하는 마스크로 구성된다. 특정한 배선요구가 발생하는 경우에, 이것은 단지 배선층 마스크의 일부를 변경하는 것에 의해서만, 응할 수 있다. 따라서, 다양한 마스크, 예컨대 어떤 전극에는 I/O단자만이 접속되고, 기타는 배선되지 않는 배선패턴을 갖는 마스크와, 어떤 전극에는 전원용 단자만이 접속되고, 기타는 배선되지 않은 배선패턴을 갖는 다른 마스크가 제작된다. 이상과 같은 웨이퍼 공정에 의해 칩이 완성될 수 있다. 따라서, 이러한 제조공정에 의해 칩을 제조하면, 기본설계가 이미 상술한 바와 같이 이용 가능하기 때문에, 그리고 고객의 요구에 따라서 마스크를 제작할 수 있기 때문에, 칩의 제조일수를 효율적으로 단축할 수 있다.
그런데, 전극을 배치하는 피치 P는 유니트 셀과 전극의 접속방법에서의 기술적 한계에 상당히 의존한다. 전극접속이 와이어 본딩방식 예컨대, 가장 널리 채용되고 있는 서머소닉(thermosonic) 와이어 본딩방식에 의해 수행되면, 가능한 최소의 피치가 100∼80㎛의 범위에 있기 때문에, 회로부분은 이 이용가능한 피치 범위를 고려하여 설계되지 않을 수 없다. 그러나, 최근, 웨이퍼 프로세스의 미세화 및 다층화의 실현에 의해서, 회로부분(액티브 영역)을 대단히 작게 설계하는 것이 가능하게 되었다. 그러나, 한편, 전극의 접속기술은 아직까지 이러한 미세화기술을 따라가지 못한다는 것이 현상이다.
따라서, 실제로는 내부회로의 규모에 대응하는 전극수를 칩에 배치할 수 없는 사태가 때때로 발생한다. 그리고, 칩에 배치되는 전극수를 늘리기 위한 대책 중 하나로서, 도 10에 나타낸 바와 같이, 전극(31)(31a, 31b)을 지그재그로 배치하는 방법이 알려져 있다. 이러한 전극배치에 의하면, 칩의 외측을 따라 정렬된 전극(31a) 및 칩 내측에 정렬된 전극(31b)의 각 배열피치를 통상 P의 값으로 설정하면, 외측전극(31a)과 내측전극(31b)의 피치는 P/2로 될 수 있기 때문에, 결과적으로 칩 사이즈를 소형화할 수 있다. 여기서, 참조부호 30은 회로부분(액티브 영역)을 나타내고, 참조부호 32는 유니트 셀을 나타낸다.
도 11은 각 전극을 지그재그형으로 배치하는 경우의 기본설계를 설명하기 위한 개념도이다. 전극(31)은 도 9에 나타낸 배선배치와 비슷하게, 전극용 배선(33), 접지용 배선(34), 신호 I/O용 배선(35)을 통해, 그 전극(31)에 대응하는 유니트 셀(32)의 전원단자(P), 접지단자(G), 신호입출력(I/O)단자와 개별적으로 접속될 수 있도록 배치되어 있다. 따라서, 이러한 지그재그 전극배치에서도, 각 전극을 전원, 접지, 또는 신호 I/O에 선택적으로 할당할 수 있게 된다. 이와 같이, 이러한 전극배치에 의해 칩이 회로부분의 동작에 필연적인 다량의 전극을 수용할 수 있기 때문에, 전극이 칩 주위를 따라 일렬로 배치될 수 없더라도, 이러한 지그재그 전극배치는 칩 사이즈를 소형화는데 기여할 수 있다.
다음에, 상기 제조공정에 의해 제작된 칩을 패키지에 조립하는 방법, 특히 와이어 본딩공정에 관해서는, 도 12 및 도 13을 참조하면서 설명한다. 도 12는 배선부분의 개략적인 평면도이고, 도 13은 도 12에 나타낸 바와 같이 배선부분의 개략적인 단면도이다.
그런데, 약 80MHz 이상의 동작 주파수에서 신호 I/O동작을 실행하기 위해 요구되는 칩의 경우에는, 노이즈에 대한 대책으로서, 전원과 접지를 패키지 내부에 서로 따로따로 배치하는 것이 대단히 효율적이다. 이 때문에, 도 13에 나타낸 바와 같이, 패키지 본체에 그러한 다층구조를 적용하는 방법이 널리 알려져 있다. 또, 다층구조 패키지 본체(46)를 형성하는 재질로서는, 에폭시 기판 및 세라믹 기판이 사용된다. 칩(41) 상에 형성된 전극(42)은 상술한 것과 같은 지그재그형으로 배치되어 있다. 도면에 나타낸 바와 같이, 입출력용의 인너 리이드(43)는 다층구조 패키지 본체(46)에 적절히 배치되어 있다. 이러한 인너 리이드(43)의 내측에는, 칩(41)을 둘러싸도록 공통 전원용 링(44)과 공통 접지용 링(45)이 배치되어 있다.
이미 설명한 바와 같이, 각 전극이 신호 I/O용 전극, 전원용 전극, 또는 접지용 전극 중 한편으로서 선택적으로 사용될 수도 있기 때문에, 그들의 배치는 주어진 개개의 요구에 따라서 결정된다. 따라서, 이러한 요구에 응하여, 신호 I/O용 전극(42a)은 배선용 와이어(47a)를 통해서 인너 리이드(43)에 접속되고, 전원용 전극(42b)은 배선용 와이어(47b)를 통해서 공통 전원용 링(44)에 접속되며, 접지용 전극(42c)은 배선용 와이어(47c)를 통해서 공통 접지용 링에 접속된다. 이것에 의해, 필요한 배선이 종료하면, 와이어 본딩공정이 완료된다.
지금까지, 매우 고속으로 동작하는 것이 아니라, 약 80MHz 이하의 동작 주파수에서 동작하는데 요구되는 칩의 경우에도, 신호 칩에 형성되는 전극의 약 20∼30%은 전원용 전극 및/또는 접지용 전극으로서 사용되고 있다. 따라서, 신호 입출력 동작에 사용되는 것은, 전극의 약 80∼70%만이 남아 있다. 예컨대, 208개의 전극이 칩 위에 형성될 수 있더라도, 신호 입출력동작에는 140∼160개의 전극만이 사용될 수 있다. 즉, 이것은 회로부분(액티브 영역) 중 약 80∼70%만이 실제로 사용될 수 있다는 것을 의미한다. 따라서, 실제의 요구를 만족시키기 위해서는, 실제로 필요한 전극수보다도 많은 전극수의 칩을 준비해야 한다. 물론, 이것에 의해 칩 사이즈가 확대되고, 칩 사이즈의 소형화가 불리하게 될 뿐만 아니라, 제조비용의 감소도 불리하게 된다.
또한, 80 MHz이상의 높은 동작 주파수에서 동작하는데 요구되는 칩의 경우에는, 노이즈에 대한 대책으로서, 전원 및/또는 접지로서 사용하는 전극수를 더 증가시켜야 하는 것이다. 반면에, 신호의 I/O를 위해 사용되는 전극수는 상대적으로 감소되어야 한다. 따라서, 필요한 신호의 I/O 전극의 수를 확보하기 위해서는, 보다 큰 사이즈의 칩을 선택해야 한다. 상술한 바와 같이, 이것에 의해 칩의 소형화가 불리하게 되고, 제조비용도 상승하게 된다.
노이즈 간섭을 피하기 위해서는, 신호의 I/O용 전극을 보호하는 방식이 잘 알려져 있다. 이러한 방식을 채용한 경우에, 전원용 전극과 접지용 전극 사이에 신호의 I/O용 전극을 배치함으로서 보호될 수 있다. 그러나, 이러한 방식에 따르면, 요구를 만족시키기 위해서는, 필요한 신호 I/O용 전극수보다 많은 전극수를 포함하도록 칩이 선택되어야 한다. 물론, 이것에 의해 칩 사이즈가 증가하게 되고, 칩의 소형화가 불리하게 되어, 결국 제조비용이 상승하게 된다.
상술한 바와 같이, 종래의 IC장치의 전극배치는 최근 웨이퍼 프로세스 기술의 현저한 발달로 이루어진 미세화된 회로부분, 특히 다층 구조의 도움으로 미세화된 회로부분의 모든 기능을 완전히 만족시킬 수 있는 전극수 및 전극피치와 관련된 요구에 더 이상 응할 수 없다. 전극을 지그재그형으로 배치하면 이러한 회로부분으로부터 얻을 수 있는 기능을 모두 사용할 수 없기 때문에, 오히려 상술한 바와 같이 제조비용이 상승하게 된다.
또한, 전극을 지그재그형으로 배치하는 경우에, 특히, 약 80 MHz이상의 높은 동작주파수에서 신호 I/O 동작을 실행하는데 요구되는 칩의 경우에, 신호 I/O용 전극, 전원용 전극, 접지용 전극의 위치결정에 의존하여, 패키지 내에 칩을 내장할 때에, 통상의 와이어 본딩공정이 종종 곤란하게 되는 적이 있었다. 예컨대, 도 13의 좌측에 나타낸 바와 같이, 전극(42c)은 배선용 와이어(47c)를 통해서 공통 전원 링(45)(또는 공통 접지 링(44))에 접속된다. 그러나, 전극(42c)이 칩 에지(41a)로부터 떨어져서 안쪽에 위치되어 있고, 전원 링(45)이 칩 근처의 보다 낮은 위치에 있기 때문에, 통상의 와이어 본딩공정에 따라 배선용 와이어(47c)가 형성되면, 배선용 와이어(47c)의 높이가 낮게 된다. 따라서, 칩 에지(41a)와 배선용 와이어(47c)의 접촉의 위험이 있다. 이러한 위험상태를 피하기 위해, 에지(41a)로부터 떨어져 배선용 와이어(47c)를 유지하고, 예컨대 도 13의 우측에 나타낸 배선용 와이어(47c')와 같이 배선(47)의 높이를 높게 하는 등의 일부 작용을 실시하는 것이 필요하다. 이것은 와이어 본딩공정의 특별한 관리 또는 변형을 요구하여, 제조비용을 상승시킨다.
본 발명은 종래의 IC장치가 갖는 상기 문제점을 감안하여 이루어진 것이다. 따라서, 본 발명의 목적은 전극의 수를 증가시키는 일없이, 칩의 회로부분(액티브 영역)을 충분히 이용할 수 있어, 칩 사이즈를 상대적으로 축소할 수 있고, 또 IC장치의 제조비용도 절감할 수 있는 신규 또한 개량된 IC장치를 제공하는 데에 있다.
또, 본 발명의 목적은 신호 I/O용 배선을 전원용 배선 및 접지용 배선 사이에 배치하는 것에 의해, 크로스토크(crosstalk)와 같은 노이즈로부터 보호되고, 매우 높은 동작 주파수에서 고속동작이 요구되는 칩이 설치된 신규 또한 개량된 IC장치를 제공하는 데에 있다.
또, 본 발명의 목적은 어떤 특정한 배선관리를 행할 필요없이 안정하고 신뢰성이 높은 통상의 본딩공정에 의해 다층구조의 패키지로 제조될 수 있는 신규 또한 개량된 IC장치를 제공하는 데에 있다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에 따르면, 복수의 유니트 셀로 구성된 액티브 영역과 이 액티브 영역의 주위를 따라 지그재그형으로 배치된 복수의 전극을 포함하는 IC장치가 제공되어 있다. 복수의 신호 I/O용 전극은 지그재그 배열의 제 1 열에 배치되고, 복수의 전원용 전극 및 접지용 전극은 상기 지그재그 배열의 제 2 열에 교대로 배치된다.
이러한 구성에 의하면, 신호 I/O용 전극으로부터 따로따로 전원용 전극과 접지용 전극이 존재하기 때문에, 신호 I/O용 전극을 완전히 활용하여 회로부분을 최대로 사용한 경우에 있어서도, 충분한 전원용 전극 및 접지용 전극의 개수를 확보할 수 있다. 따라서, 필요한 전극수에 따라 최적의 칩 사이즈를 선택할 수 있다.
보다 구체적으로, 유니트 셀을 신호 I/O단자와 전원단자를 갖는 복수의 제 1 유니트 셀과, 신호 I/O단자와 접지단자를 갖는 복수의 제 2 유니트 셀로 구성한 후, 제 1 유니트 셀과 제 2 유니트 셀을 교대로 배열하여 액티브 영역을 형성함으로써, 상술한 구성의 장치를 쉽게 실현할 수 있다.
또한, 본 발명은 각 유니트 셀에 신호 I/O단자, 전원단자, 접지단자를 설치하여, 적어도 2이상의 유니트 셀의 전원단자를 공통 전원용 배선을 통해서 상호 접속하고, 적어도 2이상의 유니트 셀의 접지단자를 공통 접지용 배선을 통해서 상호 접속하도록 구성한 IC장치를 제공할 수도 있다. 이 경우에, 동일 구조의 유니트 셀을 사용할 수 있기 때문에, 설계 작업이 간략화될 수 있다.
또, 본 발명은 각 유니트 셀에 신호 I/O단자, 전원단자, 접지단자를 설치하여, 한 개의 유니트 셀의 전원단자 및 접지단자가 인접하는 다른 유니트 셀의 전원단자 및 접지단자에 대향하여 배치되도록 구성한 IC장치를 제공할 수도 있다. 이러한 구성에 의하면, 배선길이를 보다 짧게 할 수 있다.
또한, 본 발명은 신호 I/O단자와 신호 I/O용 전극을 접속하는 신호 I/O용 배선이, 전원단자와 전원용 전극을 접속하는 전원용 배선과, 접지단자와 접지용 전극을 접속하는 접지용 배선 사이에 위치되도록 한 IC장치를 제공할 수도 있다. 이것에 의해 크로스토크와 같은 노이즈로부터 칩이 보호되고, 특히 매우 높은 동작 주파수에서 고속동작이 요구되는 칩에 최적의 구조를 줄 수 있다.
또, 신호 I/O용 전극이 배치되는 제 1 열은 전원용 전극과 접지용 전극이 교대로 배치되는 제 2 열보다도 액티브 영역측에 근접하여 배치된다.
상기 종래의 과제를 해결하기 위해서, 본 발명의 제 2 관점에 따르면, 상기 구성으로 이루어진 IC장치를 제조하는데 사용되는 패키지가 제공된다. 이러한 패키지는 적어도 2개의 층을 갖는 다층구조를 갖는데, 그 제 1 층에는 전원용 공통 링 및 접지용 공통 링이 배치되고, 그 제 2 층에는 신호 I/O용 리이드가 배치된다.
그리고, 이러한 패키지의 구성에 의하면, 신호 I/O용 리이드, 전원용 전극, 접지용 전극이 특별한 배선관리를 행하는 일없이 통상의 와이어 본딩공정을 통해서 신호 I/O용 전극, 전원용 공통 링 및 접지용 공통 링과 안정하고 신뢰성 있게 접속될 수 있어, 안정하고 신뢰할 수 있는 패키지 IC장치를 생산할 수 있다.
본 발명의 다른 특징 및 이점은 바람직한 실시예를 예시하는 첨부된 도면에 의거하여 주어진 아래의 설명으로부터 본 발명이 속하는 분야의 당업자에 의해 보다 분명해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 IC장치의 칩 구조를 나타내는 개략 평면도,
도 2는 도 1에 나타낸 IC장치의 전극과 유니트 셀 사이의 배선부분의 확대도,
도 3은 도 1에 나타낸 IC장치의 패키지 구조의 일례를 나타내는 부분 평면도,
도 4는 도 3에 나타낸 패키지 구조의 개략적인 단면도,
도 5는 본 발명의 제 2 실시예에 따른 IC장치의 구조를 나타내는 개략적인 평면도,
도 6은 도 5에 나타낸 IC장치의 전극과 유니트 셀 사이의 배선부분의 확대도,
도 7은 본 발명의 제 3 실시예에 따른 IC장치의 전극과 유니트 셀 사이의 배선부분의 확대도,
도 8은 종래의 IC장치의 일례로서 칩 구조의 개략적인 평면도,
도 9는 도 8에 나타낸 IC장치의 전극과 유니트 셀 사이의 배선부분의 확대도,
도 10은 종래의 IC장치의 다른 예로서 칩 구조의 개략적인 평면도,
도 11은 도 10에 나타낸 IC장치의 전극과 유니트 셀 사이의 배선부분의 확대도,
도 12는 도 10 및 도 11에 나타낸 IC장치의 패키지 구조의 일례를 나타내는 부분 평면도,
도 13은 도 12에 나타낸 패키지 구조를 나타내는 개략적인 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 칩 101 : 유니트 셀
102 : 회로부분(액티브 영역) 103 : 전극
103a : 신호 I/O용 전극 103b : 전원용 전극
103c : 접지용 전극 104a,104b : 신호 I/O용 배선
105 : 전원용 배선 106 : 접지용 배선
이하, 첨부도면을 참조하면서, 본 발명에 따른 IC장치의 바람직한 실시예에 관해서 상세히 설명한다.
(바람직한 제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 IC장치의 칩 구성을 나타내는 개략적인 평면도이고, 도 2는 본 실시예에 따른 각 전극의 기본설계의 개념도이다. 이들 도면에 나타낸 바와 같이, 칩(100)은 복수의 개별 회로부분(유니트 셀)(101)이 매트릭스형으로 배치되어 있는 회로부분(액티브 영역)(102)과, 액티브 영역(102)의 주위를 따라 지그재그형으로 배열되어 액티브 영역을 둘러싸는 복수의 전극(103)을 포함한다. 본 실시예에 따른 장치에서는, 종래의 IC장치와 다르게, 각 전극(103)은 신호 I/O용 전극(103a)과, 전원용 전극(103b)과, 접지용 전극(103c)으로 구성되는데, 제 1 전극(103a)은 칩의 중앙측(이하, '내측'라고 칭함)을 따라 배치되고, 그 외의 2개(103b, 103c)는 칩의 내측 바깥쪽 주위(이하, '외측'이라고 칭함)를 따라 교대로 배치되어, 각 전극은 1 : 1로 각 유니트 셀(101)과 접속될 수 있다.
다음에, 도 2를 참조하면서, 본 실시예에 따른 IC장치의 구성에 관해서 보다 구체적으로 설명한다. 이하의 설명에서는, 기록방법을 간소화하기 위해, 복수의 동일 전극, 동일 유니트 셀, 및 그 밖의 것에 대해서는 그것으로부터 선택된 대표적인 항목만 설명한다. 유니트 셀(101a)에서, 그것의 신호 입출력(I/O)단자가 신호의 I/O용 배선(104a)을 통해서 칩의 내측을 따라 배열된 신호의 I/O용 전극(103a)과 접속되고, 전원단자(P)가 전원용 배선(105)을 통해 칩의 외측을 따라 배열된 전원용 전극(103b)과 접속된다.
또한, 그 외의 유니트 셀(101b)에서, 유니트 셀(101a)과 같은 방법으로, 그것의 신호 I/O단자가 신호의 I/O용 배선(104b)을 통해, 칩의 내측을 따라 배열된 신호의 I/O용 전극(103a)과 접속되고, 접지단자(G)가 접지용 배선(106)을 통해, 칩의 외측을 따라 배열된 접지용 전극(103c)과 접속된다.
상술한 바와 같이, 본 실시예에 의하면, 신호의 I/O용 전극(103a) 및 전원용 전극(103b)과 접속되는 유니트 셀(101a)은, 신호의 I/O용 전극(103a) 및 접지용 전극(103c)과 접속되는 유니트 셀(101b)과 교대로 배치되어 있다. 따라서, 본 실시예에 따른 칩의 기본설계에서, 2개의 유니트 셀(101a)과 유니트 셀(101b)은 한 개의 세트로서 구성된다. 따라서, 칩의 기본설계를 필요수만큼 복제하여 소망의 패턴으로 배치함으로써, 하나의 칩의 기본설계가 완성된다.
상기와 같은 예에서, 신호의 I/O용 전극(103a)을 칩의 내측을 따라 배치하고, 전원용 전극(103b) 및 접지용 전극(103c)을 칩의 외측을 따라 배치한다. 그러나, 본 발명은 이러한 전극배치의 예에 한정되지 않는다. 물론, 전극을 역으로 배치하더라도, 즉, 전원용 전극(103b) 및 접지용 전극(103c)을 칩의 내측을 따라 배치하고, 또 신호 I/O용 전극(103a)을 칩의 외측을 따라 배치하더라도, 이전의 전극배치와 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.
상술한 바와 같이 하여, 칩(100)의 기본설계가 완성되면, 칩(100)은 이러한 기본설계에 따라서 제작된 웨이퍼 마스크를 사용하여, 소정의 웨이퍼 프로세스를 통해서 제조된다. 보다 구체적으로는, 유니트 셀(101)(101a, 101b)마다 각 신호 I/O용 배선(104a, 104b)을 통해서 신호 I/O용 전극(103a)이 접속된다. 게다가, 유니트 셀(101)(101a, 101b)의 전원단자(P) 및 접지단자(G)는 전원용 배선(105) 및 접지용 배선(106)을 통해서 전원용 전극(103b) 및 접지용 전극(103c)과 교대로 접속된다. 따라서, 본 발명의 실시예에 따른 IC장치의 경우에, 예컨대 그것의 회로부분(102)이 208개의 유니트 셀(101)을 포함하는 경우에, 104개의 전원용 전극(103b) 및 104개의 접지용 전극(103c)은 이들 유니트 셀에 대응하는 208개의 신호 I/O용 전극(103a)으로부터 개별적으로 이용 가능하게 된다.
다음에, 상기 구성을 갖는 IC장치를 패키지에 조립하는 방법, 특히 와이어 본딩공정에 관해서는, 도 3 및 도 4를 참조하면서 설명한다. 여기서, 도 3은 배선부분의 개략적인 평면도이고, 도 4는 도 3에 나타낸 바와 같이 배선부분의 개략적인 단면도이다.
이미 설명한 바와 같이, 약 80 MHz이상의 동작주파수에서 신호 I/O동작을 실행하는데 요구되는 칩(100)의 경우에, 노이즈에 대한 대책으로서, 전원과 접지를 패키지 내부에 따로따로 배치하는 것이 대단히 효과가 크다. 이것 때문에, 도 3 및 도 4에 나타낸 바와 같이, 패키지 본체에 그러한 다층구조를 적용하는 방법이 널리 알려져 있다. 또, 다층구조 패키지 본체(110)를 형성하는 재질로서는, 에폭시기판 및 세라믹기판이 사용된다. 도 4에 나타낸 바와 같이, 다층구조 패키지 본체(110)는 제 1 층(110a)과 제 2 층(110b)으로 구성된다. 전자의 제 1 층(110a)은 그것의 중앙측에 배치된 칩(100)과, 칩(100)을 둘러싸도록 배치된 공통 전원용 링(111)과, 공통 전원용 링(111)을 둘러싸도록 배치된 공통 전원용 링(112)을 포함하고, 후자의 제 2 층(110b)은 제 1 층(110a)보다 높은 위치에 배치된 신호 I/O용 인너 리이드(113)를 포함한다.
도 4에 나타낸 예에서, 칩(100)의 내측을 따라 배치된 신호 I/O용 전극(103a)은 배선용 와이어(121)를 통해서 패키지 본체(110)의 외측에 형성된 인너 리이드(113)와 접속된다. 칩(100)의 외측을 따라 배치된 전원용 전극(103b)은 배선용 와이어(122)를 통해서 패키지 본체(110)의 가장 내측에 배치된 공통 전원용 링(111)과 접속된다. 칩의 외측을 따라 배치된 접지용 전극(103c)은 배선용 와이어(123)를 통해서 공통 전원용 링(111)의 외측에 배치된 공통 접지용 링(112)과 접속된다. 상기 배선동작이 종료될 때 와이어 본딩공정이 완료된다.
이러한 배선구성에 의하면, 칩(100)의 내측을 따라 배치된 신호 I/O용 전극(103a)은 배선(121)에 의해 패키지 본체(100)의 인너 리이드(113)와 접속되기 때문에, 배선(121)의 높이를 높게 유지할 수 있다. 따라서, 종래의 IC장치(도 13)의 경우와 다르게, 배선(47c)의 높이가 낮게 되어 칩(41)의 에지와 접촉할 우려가 없다. 그 결과, 와이어 본딩공정의 관리가 용이하게 된다.
이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 이하의 효과 및 이점을 기대할 수 있다.
우선, 신호 I/O용 전극(103a)으로부터 따로따로 전원용 전극(103b)과 접지용 전극(103c)이 설치되기 때문에, 신호 I/O용 전극(103a)을 완전히 활용하여 회로부분(102)을 최대로 사용한 경우에 있어서도, 충분한 전원용 전극 및 접지용 전극의 수를 확보할 수 있다. 따라서, 필요한 전극수에 대응하는 최적의 칩 사이즈를 선택하는 것이 가능하다. 또한, 종래의 IC장치의 경우와 비교하여 칩 사이즈를 축소하는 것과, 제조비용을 절감하는 것이 가능하게 된다. 예컨대, 본 발명의 실시예에 따른 IC장치의 경우에, 그것의 회로부분(102)이 208개의 유니트 셀(101)을 포함하면, 이들 유니트 셀에 대응하는 208개의 신호 I/O용 전극(103a)으로부터 별도로 104개의 전원용 전극과 104개의 접지용 전극을 확보할 수 있다.
또한, 신호 I/O용 전극(103a)에 대하여, 전원용 전극(103b)과 접지용 전극(103c)이 교대로 배치되어 있어, 신호 I/O용 전극(103a)은 크로스토크와 같은 노이즈로부터 상당히 보호된다. 따라서, 본 발명의 실시예에 따른 IC장치는 80 MHz이상의 동작 주파수에서의 고속동작의 요구에 응할 수 있다. 이러한 높은 동작 주파수에서 동작할 수 있는 IC장치에 사용될 최적의 칩 사이즈가 전극수에 대응하도록 선택될 수 있기 때문에, 제조비용을 절감할 수 있다.
또, 본 발명의 실시예에 의하면, 설계요구에 적당한 최적의 전극수를 갖도록 칩을 선택할 수 있고, 이들 전극을 지그재그형으로 배치할 수 있기 때문에, 칩 사이즈도 전극수보다 비교적 작게 할 수 있다.
또, 도 3 및 도 4에 나타낸 바와 같이, 전원용 전극(103b) 및 접지용 전극(103c)이 칩(100)의 외측을 따라 배치되어 있기 때문에, 배선(122, 123)의 높이를 어느 정도까지 높게 유지할 수 있다. 그 결과, 배선(122, 123)이 칩(100)의 에지와 접촉하게 될 염려가 없기 때문에, 어떤 특별한 관리를 행할 필요없이 통상의 와이어 본딩공정을 통해서도 안정하고 양호한 배선을 달성할 수 있다.
(바람직한 제 2 실시예)
다음에, 도 5 및 도 6을 참조하면서 본 발명의 바람직한 제 2 실시예에 따른 IC장치에 관해서 설명한다.
이 바람직한 제 2 실시예에 따른 IC장치(200)의 구성도 제 1 실시예에 따른 IC장치의 구성과 거의 비슷하고, 복수의 개별 회로부분(유니트 셀)(201)이 매트릭스형으로 배열되어 있는 회로부분(액티브 영역)(202)의 주위에 복수의 전극(203)이 지그재그형으로 배열되어 있다. 그리고, 각 전극(203)은 칩의 내측을 따라 배치되어 있는 신호 I/O용 전극(203a)과, 칩의 외측을 따라 교대로 배치되는 전원용 전극(203b) 및 접지용 전극(203c)으로 구성되어 있어, 각 전극(203)은 각 대응하는 유니트 셀(201)과 접속된다.
다음에, 도 6을 참조하면서, 본 실시예에 따른 IC장치의 구성에 관해서 보다 구체적으로 설명한다. 각 유니트 셀(201)의 신호 I/O용 단자(I/O)는 신호 I/O용 배선(204)을 통해 칩의 내측을 따라 배치된 신호 I/O용 전극(203a)과 접속된다. 또, 각 유니트 셀(201)의 전원용 단자(P)는 전원용 배선(205)을 통해 칩의 외측을 따라 배치된 전원용 전극(203b)과 접속된다. 이 경우에, 각 유니트 셀(201)의 전원용 배선(205)은 공통배선(205a)과 또 접속된다. 이와 같이, 각 유니트 셀(201)의 접지용 단자(G)는 접지용 배선(206)을 통해 칩의 외측을 따라 배치된 접지용 전극(203c)과 접속된다. 그리고, 접지용 배선(206)도 전원용 배선(205)과 같이 공통 배선(206a)과 접속된다.
상술한 바와 같이 이러한 배선구성에 의하면, 각 전원용 전극(203b)과 각 접지용 전극(203c)이 각각 2개의 공통배선(205a, 206a)과 접속되어 있기 때문에, 배선설계의 자유도가 켜지고, 제 1 실시예와 다르게, 각 유니트 셀(201)은 신호 I/O단자(I/O), 접지단자(G), 전원단자(P)가 균일하게 설치된 동일한 구조를 갖는 것이 가능하다.
상기 도시한 예에서는, 신호 I/O용 전극(203a)을 칩의 내측을 따라 배치하고, 전원용 전극(203b) 및 접지용 전극(203c)을 칩의 외측을 따라 배치한다. 그러나, 본 발명은 이러한 전극배치에 한정되지 않아야 한다. 물론, 칩을 역으로 배치하더라도, 즉 신호 I/O용 전극(203a)을 칩의 외측을 따라 배치하고, 전원용 전극(203b) 및 접지용 전극(203c)을 칩의 내측을 따라 배치하더라도, 이전의 전극배치와 동일한 효과를 얻을 수 있다는 것은 말할 필요도 없다.
상술한 바와 같이 칩(200)의 기본설계가 완성될 때, 칩(200)은 이러한 기본설계에 따라서 제작된 웨이퍼 마스크를 사용하여, 소정의 웨이퍼 프로세스를 통해서 제조된다. 보다 구체적으로, 신호 I/O용 전극(203a)은 신호 I/O용 배선(204)을 통해서 대응하는 유니트 셀(201)과 접속된다. 전원용 전극(203b)은 전원용 배선(205) 및 공통배선(205a)을 통해서 대응하는 유니트 셀(201)의 전원단자(P)와 접속된다. 접지용 전극(203c)은 접지용 배선(206) 및 공통배선(206a)을 통해서 대응하는 유니트 셀(201)의 접지단자(G)와 접속된다. 따라서, 본 실시예에 따른 IC장치의 회로부분(202)에 208개의 유니트 셀(201)이 포함되면, 104개의 전원용 전극(203b)과 접지용 전극(203c)을, 이들 유니트 셀에 대응하는 208개의 신호 I/O용 전극(203a)으로부터 따로따로 이용할 수 있게 된다.
이상 설명한 바와 같이, 본 발명의 제 2 실시예에 따르면, 제 1 실시예에 따른 IC장치의 유익한 효과에 덧붙여, 유니트 셀(201)의 구조가 하나로 통합되는 또 다른 유익한 효과가 있기 때문에, 칩 설계가 간략화됨과 동시에, 칩 설계에서의 자유도도 향상된다.
(바람직한 제 3 실시예)
다음에, 도 7을 참조하면서, 본 발명의 바람직한 제 3 실시예에 따른 IC장치의 구성에 관해서 설명한다.
이 IC장치(300)는 제 1 및 제 2 실시예에 관해서 설명했던 것과 거의 동일한 구조를 갖는다. 이 실시예에 있어서, 전극(303a, 303b, 303c)은 매트릭스형으로 배치된 유니트 셀(301a, 301b)의 주위를 따라 지그재그형으로 배치되어 있다. 이전의 실시예의 경우와 같이, 칩(300)의 내측을 따라 신호 I/O용 전극(303a)이 배치되고, 칩(300)의 외측을 따라 전원용 전극(303b)과 접지용 전극(303c)이 교대로 배치되어 있다.
그리고, 제 3 실시예에서도, 상기 실시예의 경우와 같이, 각 유니트 셀(301a, 301b) 내에 설치된 각 단자가 필요한 대응하는 전극에 접속되고, 즉 신호 I/O단자(I/O)가 신호 I/O용 배선(304)을 통해 신호 I/O용 전극(303a)에 접속되고, 전원단자(P)가 전원용 배선(305)을 통해 전원용 전극(303b)에 접속되며, 또 접지단자(G)가 접지용 전극(306)을 통해 접지용 전극(303c)에 접속되어 있다. 그리고, 본 실시예의 경우에도, 제 2 실시예의 경우와 같이, 대응하는 유니트 셀(301a, 301b)마다 신호 I/O단자(I/O), 전원단자(P), 접지단자(G)가 설치되어 있지만, 본 실시예의 경우에, 인접하는 유니트 셀(301a, 301b)은 2개의 전원단자가 서로 인접하여 배치되고, 2개의 접지단자가 서로 인접하여 배치되도록 한 경면구조를 이루고 있다.
따라서, 상술한 바와 같은 유니트 셀의 배치 및 배선에 의하면, 제 2 실시예에서 획득한 효과뿐만 아니라, 또 다른 유익한 효과도 얻을 수 있다. 즉, 소망의 형태로 복수의 쌍의 유니트 셀(301a, 301b)을 배치하는 경우에, 단자와 같은 것들, 즉 2개의 전원단자(P) 및 접지단자(G)가 각각 나란히 배치된다. 그 결과, 짧은 공통배선에 의해, 전원단자(P)와 전원용 전극(303b), 접지단자(G)와 접지용 전극(303c)의 상호 접속이 가능해진다. 이것은 특히 고속 동작에 필요한 칩마다 유리하게 작용한다.
상술한 바와 같이, 유니트 셀(301a, 301b)은 경면구조를 갖도록 형성되어 있다. 따라서, 유니트 셀이 따로따로 설계될 필요성이 없다. 즉, 유니트 셀(301a)이 표준 유니트 셀로서 설계되어 있기 때문에, 경면 대칭으로 단지 유니트 셀(301a)만을 반전함으로써 대응 유니트 셀(301b)이 획득될 수 있다. 따라서, 2종류의 유니트 셀은 2가지의 설계를 행하는 일없이 한 개의 표준 유니트 셀만을 설계함으로써 획득될 수 있다.
이상, 첨부도면을 참조하면서 본 발명에 따른 IC장의 바람직한 실시예에 관해서 설명하였다. 그러나, 본 발명은 이러한 예에 한정되지 않는다. 본 발명이 속하는 기술분야의 당업자이면 특허청구범위에 기재된 기술적 사상으로부터 벗어나는 일없이 본원에서 설명한 원리로부터 다양한 변경 및 수정이 가능하고, 이들 변형 및 수정이 본 발명의 기술적 범위 내에 속한다는 것을 이해할 수 있을 것이다.
명세서, 특허청구범위, 도면 및 요약서를 포함하는 1997년 9월 12에 제출된 일본국 특개평 9-267788호 공보의 전체 개시는 본원에 포함되어 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 신호 I/O용 전극으로부터, 따로따로 전원용 전극과 접지용 전극이 존재하기 때문에, 신호 I/O용 전극을 완전히 활용하여 회로부분을 최대로 사용한 경우에 있어서도, 충분한 전원용 전극 및 접지용 전극의 개수를 확보할 수 있다. 따라서, 필요한 전극수에 대응하는 적당한 최적의 칩 사이즈를 선택하는 것이 가능해진다. 이와 같이, 종래의 IC장치의 경우와 비교하여 칩 사이즈를 축소하는 것이 가능하고, 동시에 제조비용도 절감할 수 있게 된다.
또한, 신호 I/O용 전극에 대하여, 전원용 전극과 접지용 전극이 교대로 배치되어 있기 때문에, 신호 I/O용 전극(103a)은 크로스토크와 같은 노이즈로부터 완전히 보호될 수 있다. 따라서, 본 발명은 특히 고속 동작 주파수에서 동작하도록 요구되는 칩에 바람직하게 적용될 수 있다.
게다가, 다층 패키지 내에 칩을 어셈블리하는 경우에, 배선이 칩의 일부와 접촉하게 되는 것을 피할 수 있기 때문에, 특별한 관리를 행하는 일없이, 통상의 와이어 본딩공정을 통해서도 안정하고 양호한 배선을 얻을 수 있다.

Claims (12)

  1. 복수의 유니트 셀로 구성된 액티브 영역과,
    상기 액티브 영역의 주위를 따라 지그재그형으로 배치된 복수의 전극과,
    상기 지그재그형 적극배치의 제 1 열에 배치된 복수의 신호 I/O용 전극과,
    상기 지그재그형 전극배치의 제 2 열에 교대로 배치된 복수의 전원용 전극 및 접지용 전극을 구비한 것을 특징으로 하는 반도체 IC장치.
  2. 제 1 항에 있어서,
    상기 복수의 유니트 셀은 신호 I/O단자와 전원단자를 갖는 제 1 유니트 셀과, 신호 I/O단자와 접지단자를 갖는 제 2 유니트 셀을 포함하고,
    상기 액티브 영역은 상기 제 1 유니트 셀과 상기 제 2 유니트 셀을 교대로 배치함으로써 이루어진 것을 특징으로 하는 반도체 IC장치.
  3. 제 1 항에 있어서,
    상기 각 유니트 셀은 신호 I/O단자, 전원단자, 및 접지단자를 갖고, 적어도 2개 이상의 상기 유니트 셀의 상기 전원단자는 공통 전원용 배선을 통해서 상호 접속되며, 적어도 2개 이상의 상기 유니트 셀의 상기 접지단자는 공통 접지용 배선을 통해서 상호 접속되어 있는 것을 특징으로 하는 반도체 IC장치.
  4. 제 1 항에 있어서,
    상기 각 유니트 셀은 신호 I/O단자, 전원단자, 및 접지단자를 갖고, 한 개의 유니트 셀의 전원단자 및 접지단자가 그것에 인접하는 다른 유니트 셀의 전원단자 및 접지단자와 대향하도록 배치되어 있는 것을 특징으로 하는 반도체 IC장치.
  5. 제 1 항에 있어서,
    상기 신호 I/O단자와 상기 신호 I/O용 전극을 접속하는 신호 I/O용 배선은 상기 전원단자와 상기 전원용 전극을 접속하는 전원용 배선과, 상기 접지단자와 상기 접지용 전극을 접속하는 접지용 배선 사이에 위치되는 것을 특징으로 하는 반도체 IC장치.
  6. 제 1 항에 있어서,
    신호 I/O용 전극이 배치되는 상기 제 1 열은 전원용 전극과 접지용 전극이 교대로 배치되는 상기 제 2 열보다도 상기 액티브 영역에 근접하여 배치되는 것을 특징으로 하는 반도체 IC장치.
  7. 복수의 유니트 셀로 구성된 액티브 영역과,
    상기 액티브 영역의 주위를 따라 지그재그형으로 배치된 복수의 전극과,
    상기 지그재그형 전극배치의 제 1 열에 배치된 복수의 신호 I/O용 전극과,
    상기 지그재그형 전극배치의 제 2 열에 배치된 복수의 전원용 전극 및 접지용 전극을 구비하는 반도체 IC장치를 패키지하는데 사용되는 패키지에 있어서,
    상기 패키지는 적어도 2층의 다층구조를 갖고, 그 제 1 층에 전원용 공통 링 및 접지용 공통 링이 배치되며, 그 제 2 층에 신호 I/O용 리이드가 배치되어 있는 것을 특징으로 하는 패키지.
  8. 제 7 항에 있어서,
    상기 복수의 유니트 셀은 신호 I/O단자 및 전원단자를 갖는 제 1 유니트 셀과, 신호 I/O단자 및 접지단자를 갖는 제 2 유니트 셀을 포함하고,
    상기 액티브 영역은 상기 제 1 유니트 셀과 상기 제 2 유니트 셀을 교대로 배치함으로써 이루어진 것을 특징으로 하는 패키지.
  9. 제 7 항에 있어서,
    상기 각 유니트 셀은 신호 I/O단자, 전원단자, 및 접지단자를 갖고, 적어도 2개 이상의 유니트 셀의 상기 전원단자는 공통 전원용 배선을 통해서 상호 접속되며, 적어도 2개 이상의 유니트 셀의 상기 접지단자는 공통 접지용 배선을 통해서 상호 접속되는 것을 특징으로 하는 패키지.
  10. 제 7 항에 있어서,
    신호 I/O단자, 전원단자, 및 접지단자를 갖는 상기 각 유니트 셀은 한 개의 유니트 셀의 전원단자 및 접지단자가 그것에 인접하는 다른 유니트 셀의 전원단자 및 접지단자와 대향하도록 배치되어 있는 것을 특징으로 하는 패키지.
  11. 제 7 항에 있어서,
    상기 신호 I/O단자와 상기 신호 I/O용 전극을 접속하는 신호 I/O용 배선은 상기 전원단자와 상기 전원용 전극을 접속하는 전원용 배선과, 상기 접지단자와 상기 접지용 전극을 접속하는 접지용 배선 사이에 위치되는 것을 특징으로 하는 패키지.
  12. 제 7 항에 있어서,
    상기 신호 I/O용 전극이 배치되는 상기 제 1 열은 전원용 전극과 접지용 전극이 교대로 배치되는 상기 제 2 열보다도 상기 액티브 영역에 근접하여 배치되는 것을 특징으로 하는 패키지.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360290A (en) * 1991-12-13 1994-11-01 Hitachi, Ltd. Underground drainage facility, vertical-shaft multi-stage adjustable vane pump, and method of running drainage pump
US7525813B2 (en) * 1998-07-06 2009-04-28 Renesas Technology Corp. Semiconductor device
TW473882B (en) * 1998-07-06 2002-01-21 Hitachi Ltd Semiconductor device
US6833620B1 (en) * 2000-11-28 2004-12-21 Ati Technologies, Inc. Apparatus having reduced input output area and method thereof
JP3715229B2 (ja) * 2001-10-29 2005-11-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3741274B2 (ja) * 2002-02-14 2006-02-01 ローム株式会社 半導体装置
US6836026B1 (en) * 2003-01-14 2004-12-28 Lsi Logic Corporation Integrated circuit design for both input output limited and core limited integrated circuits
EP1487015B1 (en) 2003-06-10 2011-05-04 STMicroelectronics Srl Semiconductor electronic device and method of manufacturing thereof
JP4397210B2 (ja) * 2003-10-20 2010-01-13 ローム株式会社 半導体装置
JP2005136246A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4570868B2 (ja) * 2003-12-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置
JP4533173B2 (ja) * 2004-02-24 2010-09-01 キヤノン株式会社 半導体集積回路装置
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
US7075179B1 (en) * 2004-12-17 2006-07-11 Lsi Logic Corporation System for implementing a configurable integrated circuit
JP2006202866A (ja) 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
WO2007015435A1 (ja) * 2005-08-01 2007-02-08 Matsushita Electric Industrial Co., Ltd. 半導体装置
US20070145607A1 (en) * 2005-12-28 2007-06-28 Mathew Ranjan J System to wirebond power signals to flip-chip core
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
JP2007335486A (ja) * 2006-06-13 2007-12-27 Sharp Corp 半導体集積回路
US7501709B1 (en) * 2006-08-25 2009-03-10 Altera Corporation BGA package with wiring schemes having reduced current loop paths to improve cross talk control and characteristic impedance
JP2008091722A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2009164195A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体チップ
JP2009200308A (ja) * 2008-02-22 2009-09-03 Oki Semiconductor Co Ltd 半導体パッケージ
US8549257B2 (en) * 2011-01-10 2013-10-01 Arm Limited Area efficient arrangement of interface devices within an integrated circuit
WO2016063459A1 (ja) * 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置
JP7208543B2 (ja) * 2018-10-19 2023-01-19 株式会社ソシオネクスト 半導体チップ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6393125A (ja) * 1986-10-07 1988-04-23 Nec Corp 半導体集積回路
JPH06105709B2 (ja) * 1989-12-02 1994-12-21 東芝マイクロエレクトロニクス株式会社 半導体集積回路装置
JPH04221837A (ja) * 1990-12-21 1992-08-12 Mitsubishi Electric Corp 半導体装置
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
WO1995028005A2 (en) * 1994-04-07 1995-10-19 Vlsi Technology, Inc. Staggered pad array
JPH0964232A (ja) * 1995-08-23 1997-03-07 Sumitomo Kinzoku Electro Device:Kk セラミックパッケージ

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