KR20030041071A - 정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 - Google Patents
정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 Download PDFInfo
- Publication number
- KR20030041071A KR20030041071A KR1020010071804A KR20010071804A KR20030041071A KR 20030041071 A KR20030041071 A KR 20030041071A KR 1020010071804 A KR1020010071804 A KR 1020010071804A KR 20010071804 A KR20010071804 A KR 20010071804A KR 20030041071 A KR20030041071 A KR 20030041071A
- Authority
- KR
- South Korea
- Prior art keywords
- bonding pads
- pad
- pads
- bonding
- alignment
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000003014 reinforcing effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
여기에 게시되는 반도체 집적 회로 장치는 코어 영역과, 그리고 상기 코어 영역과 전기적으로 연결되는 복수 개의 본딩 패드들을 포함한다. 상기 복수 개의 본딩 패드들 중 적어도 하나는 패키지 조립 공정에서 정렬 패드로서 사용된다. 상기 적어도 하나의 본딩 패드는 나머지 본딩 패드들과 상이한 패턴을 갖는다.
Description
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로 반도체 집적 회로 장치의 정렬 패드를 제거할 수 있는 패드 구조를 갖는 반도체 집적회로 장치들에 관한 것이다.
반도체 집적 회로 장치에는 패키지 공정의 정렬 작업을 위해서 본딩 패드(bonding pad) 이외에 정렬 패드 (alignment pad)가 별도로 사용되어 오고 있다. 정렬 패드라 함은 패키지조립 고정에서 반도체 집적 회로 장치를 정렬하기 위해 사용되는 것을 말한다.
도 1은 종래 기술에 따른 패드 배열 구조를 갖는 반도체 집적 회로 장치를 보여주는 도면이다.
도 1을 참조하면, 반도체 집적 회로 장치는 코어 영역과 복수 개의 본딩 패드들 (12, 13, 14, 15) (예를 들면, 전원 전압 패드, 접지 전압 패드 등)를 포함한다. 반도체 집적 회로 장치에는 정렬 패드들 (10, 11)이 형성되어 있다. 일반적으로, 정렬 패드들 (10, 11)은 다음과 같은 디자인 룰 (design rule)에 따라 반도체 집적 회로 장치에 형성된다. 첫째로, 정렬 패드 (10)와 본딩 패드 (12) 사이에는 "a"로 표기된 공간이 확보되어야 한다. 둘째로, 정렬 패드 (10)의 중앙과 본딩 패드 (12)의 중앙 사이에는 "b"로 표기된 공간이 확보되어야 한다. 셋째로, 반도체 집적 회로 장치의 에지 부분과 정렬 패드 (10) 사이에는 "c"로 표기된 공간이 확보되어야 한다.
종래 기술에 따른 반도체 집적 회로 장치의 경우, 패키지 조립시 정렬 공정 마진이 취약하여 정렬 패드의 위치가 특정 위치에 한정되어 있다. 정렬 마진 관점에서 볼 때, 본딩 패드는 정렬 패드와 겸용으로 사용될 수 없다. 그러한 이유로, 정렬 패드들로 인해서 칩 사이즈가 증가된다. 뿐만 아니라, 레이아웃 배치에 제한을 주기 때문에 레이아웃 효율성이 저하된다.
본 발명의 목적은 정렬 패드에 의해 점유되는 레이아웃 면적을 줄일 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 정렬 패드와 겸용되는 본딩 패드를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 패드 배열 구조를 갖는 반도체 집적 회로 장치를 보여주는 도면;
도 2는 본 발명의 제 1 실시예에 다른 패드 배열 구조를 갖는 반도체 집적 회로 장치를 보여주는 도면; 그리고
도 3은 본 발명의 제 2 실시예에 다른 패드 배열 구조를 갖는 반도체 집적 회로 장치를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 12 : 정렬 패드
14-20, 120-150, 220-250 : 본딩 패드
100, 110, 200, 210 : 정렬 패드를 겸용한 본딩 패드
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적 회로 장치는 코어 영역과; 그리고 상기 코어 영역과 전기적으로 연결되는 복수 개의 본딩 패드들을 포함한다. 상기 복수 개의 본딩 패드들 중 적어도 하나는 패키지 조립 공정에서 정렬 패드로서 사용된다.
이 실시예에 있어서, 상기 적어도 하나의 본딩 패드는 나머지 본딩 패드들과 상이한 패턴을 갖는다.
이 실시예에 있어서, 상기 적어도 하나의 본딩 패드는 상기 반도체 집적 회로 장치의 에지 영역에 근접하여 배치된다.
이 실시예에 있어서, 상기 적어도 하나의 본딩 패드는 나머지 본딩 패드들 사이에 배치된다.
이 실시예에 있어서, 상기 적어도 하나의 본딩 패드의 패턴은 백-엔드 층으로서 적어도 하나 또는 그 보다 많은 층들로 구성된다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될것이다.
도 2는 본 발명의 제 1 실시예에 따른 패드 배열 구조를 갖는 반도체 집적 회로 장치를 보여주는 도면이다.
도 2를 참조하면, 본 발명에 따른 반도체 집적 회로 장치는 코어 영역과 복수 개의 본딩 패드들(100, 110, 120, 130, 140, 150) (예를 들면, 클럭 패드, 커맨드 패드, 데이터 입력 패드, 데이터 출력 패드, 등)을 포함한다. 여기서, 본딩 패드들(100-150)은 패키지 조립 공정에서 본딩 와이어를 통해 패키지의 핀들 (미도시됨)에 전기적으로 연결된다. 본 발명에 따른 반도체 집적 회로 장치의 경우, 반도체 집적 회로 장치의 양 에지 부분에 배치된 본딩 패드들 (100, 110)은 패키지 조립 과정에서 정렬 패드로서 사용되고, 최종적으로 패키지 핀에 전기적으로 연결된다. 본딩 패드들 (100, 110)은, 도 2에 도시된 바와 같이, 나머지 본딩 패드들 (120-150)과 상이한 패턴을 갖는다. 그러한 패턴은 백-엔드 층 (back-end layer)으로서 적어도 하나 또는 그 보다 많은 층들로 구현될 것이다.
여기서, 본딩 패드들 (100-150)은, 비록 도면에는 도시되지 않았지만, 코어 영역과 전기적으로 연결될 것이다.
본 발명의 제 1 실시예에 따르면, 패키지 조립시 칩 정렬을 위해서 사용되는 정렬 패드를 본딩 패드와 겸용으로 사용함으로써 칩 사이즈를 줄이고, 레이아웃 효율을 높일 수 있다. 또한, 칩 사이즈가 일정하게 정해져 있는 경우, 정렬 패드 수만큼 전원 패드나 다른 본딩 패드를 보강함으로써 칩 동작 특성을 높일 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 패드 배열 구조를 갖는 반도체 집적회로 장치를 보여주는 도면이다.
도 3을 참조하면, 본 발명에 따른 반도체 집적 회로 장치는 코어 영역과 복수 개의 본딩 패드들(200, 210, 220, 230, 240, 250) (예를 들면, 클록 패드, 커맨드 패드, 데이터 입력 패드, 데이터 출력 패드, 등)을 포함한다. 여기서, 본딩 패드들(200-250)은 패키지 조립 공정에서 본딩 와이어를 통해 패키지의 핀들 (미도시됨)에 전기적으로 연결된다. 본 발명에 따른 반도체 집적 회로 장치의 경우, 반도체 집적 회로 장치의 양 에지 부분 대신에 본딩 패드들 (예를 들면, 220 및 230, 그리고 240 및 250) 사이에 배치된 본딩 패드들 (200, 210)은 패키지 조립 과정에서 정렬 패드로서 사용되고, 최종적으로 패키지 핀에 전기적으로 연결된다. 본딩 패드들 (200, 210)은, 도 3에 도시된 바와 같이, 나머지 본딩 패드들 (220-250)과 상이한 패턴을 갖는다. 그러한 패턴은 백-엔드 층 (back-end layer)으로서 적어도 하나 또는 그 보다 많은 층들로 구현될 것이다.
여기서, 본딩 패드들 (200-250)은, 비록 도면에는 도시되지 않았지만, 코어 영역과 전기적으로 연결될 것이다.
본 발명의 제 2 실시예에 따르면, 패키지 조립시 칩 정렬을 위해서 사용되는 정렬 패드를 본딩 패드와 겸용으로 사용함으로써 칩 사이즈를 줄이고, 레이아웃 효율을 높일 수 있다. 또한, 칩 사이즈가 일정하게 정해져 있는 경우, 정렬 패드 수만큼 전원 패드나 다른 본딩 패드를 보강함으로써 칩 동작 특성을 높일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 정렬 패드를 본딩 패드와 겸용으로 사용함으로써 칩 사이즈를 줄이고 레이아웃 효율을 높일 수 있다. 또한, 칩 사이즈가 일정하게 정해져 있는 경우, 정렬 패드 수만큼 전원 패드나 다른 본딩 패드를 보강함으로써 칩 동작 특성을 높일 수 있다.
Claims (5)
- 반도체 집적 회로 장치에 있어서:코어 영역과; 그리고상기 코어 영역과 전기적으로 연결되는 복수 개의 본딩 패드들을 포함하며,상기 복수 개의 본딩 패드들 중 적어도 하나는 패키지 조립 공정에서 정렬 패드로서 사용되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 적어도 하나의 본딩 패드는 나머지 본딩 패드들과 상이한 패턴을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 적어도 하나의 본딩 패드는 상기 반도체 집적 회로 장치의 에지 영역에 근접하여 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 적어도 하나의 본딩 패드는 나머지 본딩 패드들 사이에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 적어도 하나의 본딩 패드의 패턴은 백-엔드 층으로서 적어도 하나 또는 그 보다 많은 층들로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010071804A KR20030041071A (ko) | 2001-11-19 | 2001-11-19 | 정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010071804A KR20030041071A (ko) | 2001-11-19 | 2001-11-19 | 정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20030041071A true KR20030041071A (ko) | 2003-05-23 |
Family
ID=29570072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010071804A KR20030041071A (ko) | 2001-11-19 | 2001-11-19 | 정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20030041071A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101012703B1 (ko) * | 2004-04-01 | 2011-02-09 | 삼성테크윈 주식회사 | 리드 프레임 스크랩 불량 검사 방법 |
-
2001
- 2001-11-19 KR KR1020010071804A patent/KR20030041071A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101012703B1 (ko) * | 2004-04-01 | 2011-02-09 | 삼성테크윈 주식회사 | 리드 프레임 스크랩 불량 검사 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100723491B1 (ko) | 범용 인쇄 회로 기판 및 이를 사용한 스마트 카드 | |
KR100336082B1 (ko) | 반도체 집적회로장치 및 그 패키지 구조 | |
JPS6344734A (ja) | 半導体装置 | |
JPH09223861A (ja) | 半導体集積回路及びプリント配線基板 | |
KR930000614B1 (ko) | 반도체 집적회로장치 | |
JP2000260809A (ja) | 半導体装置のパッケージ | |
JP5356904B2 (ja) | 半導体集積回路チップ | |
KR20030041071A (ko) | 정렬 패드로서 본딩 패드를 사용하는 반도체 집적 회로 장치 | |
US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
US6696763B2 (en) | Solder ball allocation on a chip and method of the same | |
JP4921724B2 (ja) | 半導体装置におけるパッド部の配線構造 | |
JP2011114071A (ja) | 半導体集積回路装置及びその入出力用ボンディングパッドの配置方法 | |
JPH05343525A (ja) | 半導体集積回路 | |
JP3646970B2 (ja) | 半導体集積回路及び半導体集積回路装置 | |
KR960019683A (ko) | 반도체 장치 | |
US6495925B1 (en) | Semiconductor chip and a lead frame | |
US20050285281A1 (en) | Pad-limited integrated circuit | |
KR960008106Y1 (ko) | 반도체 칩의 코너셀(corner cell) 구조 | |
JP2004103751A (ja) | 半導体装置 | |
US20120025898A1 (en) | Circuit Device | |
CN116093066A (zh) | 电子封装结构及其芯片 | |
KR19990019746A (ko) | 반도체 소자 패키지 구조 | |
JPH05121479A (ja) | 半導体装置 | |
JP2005039134A (ja) | 半導体集積回路装置 | |
JPH04332151A (ja) | 半導体集積回路のレイアウト法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |