KR960008106Y1 - 반도체 칩의 코너셀(corner cell) 구조 - Google Patents

반도체 칩의 코너셀(corner cell) 구조 Download PDF

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Abstract

요약없음

Description

반도체 칩의 코너셀(CORNER CELL) 구조
제1도는 종래의 코너 셀 구조를 나타낸 칩 레이 아웃(CHIP LAY OUT)
제2도는 종래의 패드 셀의 전원 메탈 구조를 나타낸 도면.
제3도는 본 고안의 입/출력 패드를 내장한 코너 셀의 구조를 나타낸 도면.
제4도는 본 고안의 입력 패드 셀 회로도.
제5도는 본 고안의 전원 패드를 내장한 코너 셀의 구조를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
6 : 코너 셀7 : 입/출력 패드
7A, 7B : 전원 패드8 : 입/출력 패드셀
9A, 9B, 9C, 9D : 메탈 패턴10A, 10B : 메탈 패턴
본 고안은 반도체 칩(CHIP)의 코너 셀(CORNER CELL)의 구조에 관한 것으로서, 특히 코너셀 내부에 입력 패드셀 또는 출력 패드 셀이나 전원 패드를 내장하여 칩 사이즈를 줄이고 어셈블리 수을(ASSEMBLY YIELD)을 향상시킬 수 있도록 한 반도체 칩의 코너 셀(CORNER CELL)구조에 관한 것이다.
종래의 반도체 칩의 코너 셀은 전체 칩 사이즈에서 많은 부분을 차지하면서도 코너 셀 내부에는 사용하지않는 영역이 많이 존재하고 있다.
즉, 제1도에 나타낸 바와같이, 코어(1)의 사방 모서리에 코너 셀(2)이 구성되고, 코너셀(2) 내부에는 전원(VDD)(VSS) 공급을 위한 메탈 패턴(3)이 링(RING) 상으로 형성되며, 입/출력 패드(4)가 삽입된 패드 셀(5)이 코너 셀(2)과 별도의 면적을 차지하게 구성된 구조를 갖고 있다.
이러한 구조의 코너 셀(2)의 내부 빈 공간에는 디바이스 명(NAME), 로고(LOGO)등 필요한 데이타를 넣을 수 있으며, 상기한 패드 셀(5)의 전원(POWER) 메탈 구조를 살펴보면 제2도에서와같이 패드(4)와 4개의 전원(VDD)(VSS) 메탈 패턴(3A, 3B, 3C, 3D)을 갖고 패드 링(PAD RING)을 형성하게 된다.
이 4개의 전원 메탈 패턴(3A, 3B, 3C, 3D)중에서 입력용 또는 출력용으로 각각 2개를 선택하여 사용할 수 있으며, 예를 들면 전원 메탈 패턴(3A)(3B)을 한 조로 사용하거나 또는 나머지 전원 메탈 패턴(3C)(3D)을 한조로 하여 사용하게 된다.
상기한 바와같은 구조의 종래 코너 셀 구조는 전체 칩 사이즈에 비하여 상당한 부분을 차지하지만, 사용하지 않는 영역이 많기 때문에 이로 인하여 전체적인 칩 사이즈의 증가가 초래되는 문제점과, 코너셀 주위에 패드셀에 대한 본딩 와이어(BONDING WIRE)길이 증가와 본딩 각도 증가로인한 어셈블리 수을(ASSEMBLY YIELD)이 감소되는 문제점이 있다.
본 고안은 코너 셀 내부에 패드 셀을 내장하므로서 칩 사이즈를 감소시키고, 또한 와이어 본딩시의 와이어 길이를 줄여주면서 본딩 각도를 줄일 수 있으므로 어셈블리 수을을 증가시킬 수 있도록 한 반도체 칩의 코너 셀(CORNER CELL)구조를 제공함을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 고안의 코너 셀 구조와 그 효과를 설명하면 다음과 같다.
제3도는 본 고안의 코너 셀 구조 제1실시예를 나타낸 것으로서, 입/출력 패드 2개를 코너 셀 내부에 내장한 경우이다.
제3도를 참조하면 본 고안의 코너 셀은, 코너 셀(6) 내부에 입력 패드(7)를 갖는 패드 셀(8)을 코너 셀 양 사이드(SIDE) 여유 공간부분에 1개씩 2개를 삽입하여 구성된다.
또는 상기 입력 패드(7)를 출력 패드로 실시한다.
이러한 코너 셀(6)에는 2개의 패드(7)와 4개의 전원(VDD)(VSS) 메탈 패턴(9A, 9B, 9C, 9D)이 형성되어 패드링을 형성하게 된다.
상기 패드 셀(8)에서 4개의 전원 메탈 패턴(9A, 9B, 9C, 9D)중에서 입력용 또는 출력용으로 2개를 선택하여 한 조로 사용하는데, 메탈 패턴(9A)(9B)을 한조로 사용하거나 또는 메탈 패턴(9C)(9D)을 한조로 사용하며, 입력용 패드 셀에서는 패드(7)와 가까운 거리에 위치하는 메탈 패턴(9A)(9B)을 한 조로 하여 사용하고, 이때에는 제4도에 나타낸 바와같이 입력 프로텍션 다이오드(INPUT PROTECTION DIODE)(D1)(D2)를 메탈 패턴(9A)(9B)영역에 형성하고, 나머지 메탈 패턴(9C)(9D) 영역은 사용하지 않는다.
상기한 바와같이 메탈 패턴(9A)(9B) 영역만을 사용하거나 또는 메탈 패턴(9C)(9D)영역만을 사용하였을때 코너 셀(6)의 내부에는 2개의 패드를 삽입하고, 이 패드는 VDD 전원 패드, VSS 전원 패드에 의해서 메탈 패턴(9A, 9B, 9C, 9D)이 연결된다.
제5도는 본 고안의 코너 셀 내부의 입력 패드 셀을 전원 패드로 교체하여 사용한 제2실시예의 구조를 나타낸다.
제5도에서와같이, 코너 셀(6)의 내부에 VDD, VSS전원을 공급할 수 있도록 메탈 패턴(9A, 9B, 9C, 9D)과 VDD전원 패드(7A), VSS전원 패드(7B)를 삽입하고, 메탈 패턴(10A)(10B)을 이용해서 전원 공급이 이루어질 수 있게 연결한 구조이다.
이 구조에서는 칩 설계시에 전원 패드를 많이 사용하는 경우 칩 사이즈를 증가시키지 않고도 다수의 전원 패드를 코너 셀(6) 내부에 구성할 수 있는 실시예이다.
이상에서 설명한 바와같이 본 고안의 코너 셀 구조에 의하면 코너 셀내에 2개의 패드를 삽입함으로써 1칩 당 8개의 패드를 줄일 수 있는 효과가 있고, 따라서 칩 사이즈를 줄일 수 있는 효과가 있다.
또한 와이어 본딩시에 본딩 와이어의 길이가 감소되고 본딩 각도가 감소되기 때문에 어셈블리 수을을 증가시킬 수 있으며, 1웨이퍼(WAFER)당 샘플의 갯수 증가와, 수율 증가로 인한 원가 절감의 효과가 있다.

Claims (5)

  1. VDD전원, VSS전원의 공급과 입력, 출력을 위한 메탈 패턴(9A, 9B, 9C, 9D)을 포함하는 코너 셀(6)내부에 패드 셀을 포함시킨 구성인 것을 특징으로 하는 반도체 칩의 코너 셀(CORNER CELL)구조.
  2. 제1항에 있어서, 상기 패드 셀은 코너 셀(6)의 양 사이드에 각 1개씩 2개를 삽입한 구성인 것을 특징으로 하는 반도체 칩의 코너 셀(CORNER CELL)구조.
  3. 제1항 또는 제2항에 있어서, 상기 패드 셀은 입력용 패드 셀로 구성한 것을 특징으로 하는 반도체 칩의 코너 셀(CORNER CELL)구조.
  4. 제1항 또는 제2항에 있어서, 상기 패드 셀은 출력용 패드 셀로 구성한 것을 특징으로 하는 반도체 칩의 코너 셀(CORNER CELL)구조.
  5. 제1항 또는 제2항에 있어서, 상기 패드 셀은 전원 패드를 내장한 것을 특징으로 하는 반도체 칩의 코너 셀(CORNER CELL)구조.
KR2019930023853U 1993-11-15 1993-11-15 반도체 칩의 코너셀(corner cell) 구조 KR960008106Y1 (ko)

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