CN116093066A - 电子封装结构及其芯片 - Google Patents

Abstract

本发明公开一种电子封装结构及其芯片。电子封装结构包括承载件、芯片、内连接导线以及多条外连接导线。承载件具有一芯片设置部。芯片具有第一表面以及与第一表面相对的一第二表面。芯片以第二表面朝向承载件而设置于芯片设置部。芯片包括设置于第一表面的第一共用接垫以及独立核心接垫。内连接导线连接于第一共用接垫与独立核心接垫之间。外连接导线连接于芯片与承载件。多条外连接导线中的第一外连接导线与内连接导线共同连接于第一共用接垫。

Description

电子封装结构及其芯片

技术领域

本发明涉及一种电子封装结构及其芯片，特别是涉及一种应用打线接合(wirebonding)的电子封装结构及其芯片。

背景技术

目前常见的芯片封装技术中，打线接合封装技术因成本较低，而经常被应用于封装功能较简单且成本相对较低的芯片。进一步而言，通过打线接合封装技术而形成的芯片封装结构中，芯片的多个输入/输出焊垫通常是沿着芯片的边缘配置，以方便打线。

由于用以电性连接外部电路的多个输入/输出焊垫配置于芯片的外围区域，对于位在芯片中央区域内的多个组件(如：晶体管)而言，供电路径较长而具有较大的寄生电阻。在对芯片供电时，供电路径的寄生电阻会造成直流压降(IR drop)，而降低电源完整性。特别是当芯片具有较大的尺寸时，直流压降更加严重。因此，如何通过结构的改良，以在对芯片封装结构供电时，提升电源完整性，仍为该项事业所欲解决的重要课题之一。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种电子封装结构及其芯片，其可避免降低电源完整性。

为了解决上述的技术问题，本发明所采用的其中一技术方案是提供一种电子封装结构，其包括承载件、芯片、内连接导线以及多条外连接导线。承载件具有一芯片设置部。芯片具有第一表面以及与第一表面相对的一第二表面。芯片以第二表面朝向承载件而设置于芯片设置部。芯片包括设置于第一表面的第一共用接垫以及独立核心接垫。内连接导线连接于第一共用接垫与独立核心接垫之间。外连接导线连接于芯片与承载件。多条外连接导线中的第一外连接导线与内连接导线共同连接于第一共用接垫。

为了解决上述的技术问题，本发明所采用的另外一技术方案是提供一种芯片，其具有一第一表面以及与第一表面相对的一第二表面。第一表面被定义出一核心区域以及围绕核心区域的一周围区域，芯片包括位于第一表面的第一共用接垫以及独立核心接垫。独立核心接垫位于核心区域，且第一共用接垫位于所述周围区域，且第一共用接垫的面积大于独立核心接垫的面积。

本发明的其中一有益效果在于，本发明所提供的电子封装结构及其芯片，其能通过“芯片包括设置于第一表面的第一共用接垫以及独立核心接垫”、“内连接导线连接于所述第一共用接垫与所述独立核心接垫之间”以及“多条外连接导线中的第一外连接导线与内连接导线共同连接于第一共用接垫”的技术方案，可避免降低电子封装结构的电源完整性。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与图式，然而所提供的图式仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明实施例的电子封装结构的俯视示意图。

图2为图1的II部分的放大示意图。

图3为图2的III-III剖面的剖面示意图。

具体实施方式

以下是通过特定的具体实施例来说明本发明所公开有关“电子封装结构及其芯片”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

[第一实施例]

参阅图1至图3。图1为本发明实施例的电子封装结构的俯视示意图。图2为图1的II部分的放大示意图，而图3为图2的III-III剖面的剖面示意图。本发明实施例提供一种电子封装结构E1。本实施例的电子封装结构E1是采用打线接合封装，其包括：承载件1、芯片2、至少一内连接导线3以及多条外连接导线4a-4c。

参阅图2所示，承载件1可包括芯片设置部10以及多个引脚部11。芯片设置部10可用以设置芯片2，而多个引脚部11用以作为芯片2连接于一外部电路的端点，且彼此分隔设置。如图1所示，在本实施例中，多个引脚部11是围绕在芯片设置部10的周围。进一步而言，承载件1可以是导线框或者是电路板。在本实施例中，承载件1为导线框，但本发明不以此为限。

芯片2可以是蓝牙芯片、WIFI芯片、发光二极管控制芯片、片上系统(system onchip)、微处理芯片、动态随机内存芯片或者是其他组件，本发明并不限制。如图1所示，芯片2设置于承载件1的芯片设置部10上，并电性连接于多个引脚部11。如图3所示，在本实施例中，芯片2具有一第一表面2a以及与第一表面2a相对的第二表面2b。芯片2是以第二表面2b朝向承载件1而设置在芯片设置部10上。如图1与图2所示，芯片2的第一表面2a定义出核心区域CR以及围绕核心区域CR的周围区域PR。

如图1所示，核心区域CR位于芯片2的第一表面2a的中央区域，而周围区域PR则位于核心区域CR的周围。进一步而言，周围区域PR是位于核心区域CR与芯片2的边缘之间。需先说明的是，在本实施例中，为了便于说明，图2中只绘示局部的核心区域CR以及位于核心区域CR其中一侧的周围区域PR。

承上述，芯片2还具有核心电路C1，且核心电路C1是对应于核心区域CR的位置而设置。详细而言，当芯片2电性连接到外部电路时，通过核心电路C1可对芯片2内部的组件供电。换言之，芯片2可包括形成于其内部的接地线路层(图未绘示)、电源线路层(图未绘示)或者信号线路层(图未绘示)，以构成核心电路C1，但本发明不以此例为限。

另外，如图2所示，芯片2包括设置在第一表面2a的至少一独立核心接垫20以及至少一第一共用接垫21。请参照图2，在本实施例中，独立核心接垫20是位于核心区域CR内，并且电性连接于核心电路C1。详细而言，独立核心接垫20可以依据实际需求而连接于核心电路C1的接地线路层、电源线路层或者是信号线路层。也就是说，独立核心接垫20可以作为接地接垫、电源接垫或者是信号接垫。另外，第一共用接垫21是位于周围区域PR内，并且也可以作为接地接垫、电源接垫或者是信号接垫。

须说明的是，在本实施例中，独立核心接垫20用以设置单条导线，而第一共用接垫21可用以设置至少两条导线。据此，第一共用接垫21的面积会大于独立核心接垫20的面积。在一实施例中，第一共用接垫21的面积为独立核心接垫20的面积的2至2.5倍。如图2所示，第一共用接垫21的俯视形状呈矩形，且由芯片2的边缘朝向核心区域CR延伸。

在本实施例中，内连接导线3设置在芯片2上，且连接于第一共用接垫21与独立核心接垫20之间。具体而言，内连接导线3包括相反的第一端32与第二端33，以及连接在第一端32与第二端33之间的主体部31。在本实施例中，内连接导线3的第一端32连接于第一共用接垫21，而第二端33连接于独立核心接垫20。据此，内连接导线3会横跨周围区域PR以及核心区域CR之间的交界。当芯片2通过承载件1而电性连接至外部电路时，内连接导线3可以提供另外的供电路径，而提升电源完整性。内连接导线3可以是电源线、接地线或是信号线。

请参照图3，须说明的是，在本实施例中，内连接导线3是通过打线接合而形成在芯片2上，而不是直接形成于第一表面2a的金属线路层。因此，内连接导线3的主体部31实际上会悬空设置在芯片2上方，而不会接触芯片2表面。由于内连接导线3的主体部31并不是直接形成在芯片2的第一表面2a上的金属线路层，因此内连接导线3不会占据核心区域CR的空间，而缩减核心电路C1的布线区域。

此外，若要将金属线路层直接形成在第一表面2a的核心区域CR，为了减少金属线路层的电阻，金属线路层的厚度通常会比一般线路层的厚度还要更大。但金属线路层的厚度越大，越容易增加芯片2的内应力，而影响核心区域CR内的电路的电性表现或功能。既然本实施例的内连接导线3的主体部31没有直接形成在第一表面2a上，可以避免产生内应力，而影响核心区域CR内的电路的运作效能。除此之外，通过打线接合而设置的内连接导线3的寄生电阻，会远小于芯片2内部的线路层(如：前述的接地线路层、电源线路层或者是信号线路层)的寄生电阻。因此，通过打线来设置内连接导线3，也可以使电源完整性进一步提升。

值得一提的是，由于本发明实施例的第一共用接垫21位于周围区域PR而非核心区域CR，因此不需要再额外设置由核心区域CR延伸到周围区域PR的线路层。如此，可以避免线路层占用核心电路C1的布线区域，以及避免增加芯片2的内应力。

然而，本发明不限于上述实施例。在另一实施例中，第一共用接垫21也可以是一部分位于周围区域PR内，另一部分位于核心区域CR内，而与核心电路C1局部地重叠。也就是说，核心电路C1的一部分可配置在第一共用接垫21下方的区域。如此，第一共用接垫21并不会占用太多原本应该设置核心电路C1的布线区域，也同样可达到本发明之目的。

如图2所示，芯片2还可进一步包括独立外围接垫22以及第二共用接垫23。须先说明的是，在图1与图2中，各接垫的数量已被简化，并且仅作为示例来说明本发明之概念。据此，独立核心接垫20、第一共用接垫21、第二共用接垫23、内连接导线3以及独立外围接垫22的数量以及位置可以根据实际需求而调整，本发明并不限制。

根据芯片2的功能，独立核心接垫20、第一共用接垫21、第二共用接垫23、内连接导线3以及独立外围接垫22可被指定为多种信号连接端中的其中一种。前述的信号连接端例如是，但不限于，接入电压端(VCC)、工作电压端(VDD)或者公共接地端电压(VSS)、电源、频率信号端(clock)、地址信号端(address signal)等等。

如图2所示，第一共用接垫21、独立外围接垫22以及第二共用接垫23都共同配置在周围区域PR内。在本实施例中，独立外围接垫22也用以设置单条导线，而第二共用接垫23也可用以设置至少两条导线。进一步而言，独立外围接垫22可用以设置一条外连接导线4b，而第二共用接垫23可用以设置至少两条外连接导线4c。

据此，独立外围接垫22的面积会小于第二共用接垫23的面积，且也会小于第一共用接垫21的面积。在一实施例中，第二共用接垫23(与第一共用接垫21)的面积为独立外围接垫22的面积的2至2.5倍。如图2所示，第二共用接垫23的俯视形状呈矩形，且由芯片2的边缘朝向核心区域CR延伸。然而，在另一实施例中，第二共用接垫23也可以被省略。

请再参照图2，多条外连接导线4a-4c连接于芯片2与承载件1之间。具体而言，每一外连接导线4a-4c的其中一端会连接位于周围区域PR内对应的接垫，而另一端会连接于对应的引脚部11。

进一步而言，请先配合参照图2与图3，多条外连接导线4a-4c中的一第一外连接导线4a与内连接导线3会共同连接于第一共用接垫21。具体而言，第一外连接导线4a的其中一端连接于第一共用接垫21，而另一端连接于对应的引脚部11。既然第一外连接导线4a-4c与内连接导线3共同连接于同一个第一共用接垫21，内连接导线3与第一外连接导线4a可具有相同的电位。举例而言，当内连接导线3作为接地线时，第一外连接导线4a也作为接地线。相似地，当内连接导线3作为电源线时，第一外连接导线4a也会作为电源线。

另外，请参照图2，多条外连接导线4a-4c中的第二外连接导线4b的两端会分别连接于独立外围接垫22以及对应的引脚部11。此外，多条外连接导线4a-4c中的两条第三外连接导线4c可共同连接于第二共用接垫23。然而，这两条第三外连接导线4a-4c可分别连接对应的两个引脚部11，但本发明不以此为限。在另一实施例中，这两条第三外连接导线4c也可以连接于相同引脚部11。值得一提的是，将两条第三外连接导线4c共同连接于第二共用接垫23，可以降低寄生电阻与电感。

请参照图3，本发明实施例的电子封装结构E1还可包括一封装层5。封装层5会包覆芯片2、承载件1、内连接导线3以及多条外连接导线4a-4c，以保护芯片2、内连接导线3以及多条外连接导线4a-4c。然而，芯片设置部10的底面以及引脚部11并不会被封装层5完全覆盖，而是会局部地裸露在封装层5外。如此，电子封装结构E1可通过多个引脚部11，而组装在另一电路板上。

[实施例的有益效果]

本发明的其中一有益效果在于，本发明所提供的电子封装结构及其芯片，其能通过“芯片2包括设置于第一表面2a的第一共用接垫21以及独立核心接垫20”、“内连接导线3连接于第一共用接垫21与独立核心接垫20之间”以及“多条外连接导线4a-4c中的第一外连接导线4a-4c的一端与内连接导线3共同连接于第一共用接垫21”的技术方案，以避免降低电子封装结构E1的电源完整性。

更进一步来说，内连接导线3是通过打线接合而形成在芯片2上，而内连接导线3的主体部31不会直接接触芯片2的第一表面2a。因此，内连接导线3不会占据核心区域CR的空间，而缩减核心电路C1的布线区域，也可以避免在芯片2上形成较厚的线路层，而产生内应力，影响核心区域CR内的电路的运作效能。此外，内连接导线3的寄生电阻，会远小于芯片2内部的线路层的寄生电阻。因此，内连接导线3可提供另一供电路径，而进一步提升电源完整性。

此外，本发明实施例的第一共用接垫21位于周围区域PR而非核心区域CR，因此不需要再额外设置由核心区域CR延伸到周围区域PR的线路层。如此，也可以避免缩减核心电路C1的布线区域，以及避免增加芯片2的内应力。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的申请专利范围，所以凡是运用本发明说明书及图式内容所做的等效技术变化，均包含于本发明的申请专利范围内。

Claims (10)

1.一种电子封装结构，其包括：

一承载件，其具有一芯片设置部；

一芯片，其具有一第一表面以及与所述第一表面相对的一第二表面，其中，所述芯片以所述第二表面朝向所述承载件而设置于所述芯片设置部，所述芯片包括设置于所述第一表面的一第一共用接垫以及一独立核心接垫；

一内连接导线，其连接于所述第一共用接垫与所述独立核心接垫之间；以及

多条外连接导线，其连接于所述芯片与所述承载件，其中，多条所述外连接导线中的一第一外连接导线与所述内连接导线共同连接于所述第一共用接垫。

2.如权利要求1所述的电子封装结构，其中，所述芯片的所述第一表面被定义出一核心区域以及围绕所述核心区域的一周围区域，所述芯片具有位于所述核心区域的一核心电路，所述内连接导线通过所述独立核心接垫电连接于所述核心电路，且所述内连接导线为电源线、接地线或是信号线。

3.如权利要求1所述的电子封装结构，其中，所述芯片的所述第一表面被定义出一核心区域以及围绕所述核心区域的一周围区域，所述独立核心接垫位于所述核心区域，且所述第一共用接垫位于所述周围区域。

4.如权利要求1所述的电子封装结构，其中，所述芯片还进一步包括位于所述第一表面的一独立外围接垫，所述独立外围接垫的面积小于所述第一共用接垫的面积。

5.如权利要求4所述的电子封装结构，其中，所述承载件还包括彼此分隔设置的多个引脚部，多条所述外连接导线中的一第二外连接导线连接于所述独立外围接垫与对应的所述引脚部之间。

6.如权利要求1所述的电子封装结构，其中，所述芯片还进一步包括：位于所述第一表面的一第二共用接垫，所述第二共用接垫的面积大于所述独立核心接垫的面积，且多条所述外连接导线中的至少两条第三外连接导线共同连接于所述第二共用接垫。

7.如权利要求1所述的电子封装结构，其中，所述内连接导线包括一第一端、与所述第一端相反的一第二端以及连接于所述第一端与所述第二端之间的主体部，且所述主体部未接触所述第一表面。

8.一种芯片，其具有一第一表面以及与所述第一表面相对的一第二表面，其中，所述第一表面被定义出一核心区域以及围绕所述核心区域的一周围区域，所述芯片包括位于所述第一表面的一第一共用接垫以及一独立核心接垫，所述独立核心接垫位于所述核心区域，且所述第一共用接垫位于所述周围区域，且所述第一共用接垫的面积大于所述独立核心接垫的面积。

9.如权利要求8所述的芯片，其中，所述芯片具有位于所述核心区域的一核心电路，所述独立核心接垫电连接于所述核心电路，且所述独立核心接垫为电源接垫、接地接垫或是信号接垫。

10.如权利要求8所述的芯片，还进一步包括：位于所述第一表面的一独立外围接垫以及一第二共用接垫，其中，所述独立外围接垫的面积小于所述第一共用接垫的面积以及小于所述第二共用接垫的面积，且所述独立外围接垫、所述第一共用接垫以及所述第二共用接垫共同位于所述周围区域，并邻近于所述芯片的外缘设置。

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