JPS6020524A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6020524A
JPS6020524A JP58128234A JP12823483A JPS6020524A JP S6020524 A JPS6020524 A JP S6020524A JP 58128234 A JP58128234 A JP 58128234A JP 12823483 A JP12823483 A JP 12823483A JP S6020524 A JPS6020524 A JP S6020524A
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JP
Japan
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chip
conductor film
power supply
gnd
integrated circuit
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JP58128234A
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English (en)
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Haruyuki Tago
田胡　治之
Yukihiro Ushiku
幸広 牛久
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 、　本発明は、半導体集積回路装置に係り、特に電源取
出し部を考慮したパッケージ構造の改良に関する。
〔発明の技術的背景とその問題点〕
近年、半導体集積回路の高集積化、高速化が急速に進み
、電源の安定供給が重要な問題となっ−Ｃきている。即
ち高集積化に伴って、チップ上の電源ラインやデンディ
ングワイヤの寄生抵抗や寄生インダクタンスの影響が相
対的に大きくなる。例えば急激な電流変化によって回路
に印加される電源電圧変動が生じ、これが回路の誤動作
の原因となる。
第１図は、このような電源電圧変動を抑制するように考
案された半導体集積回路の例を示している。図中、１は
ノ平′ツケージであり、２がこの上に搭載された集積回
路チップである。チップ２上には、電源ライン、即ちｖ
ＤＤライン３およびＧＮＤライン４が素子領域を取り囲
むように配設され、その外側にボンディング・Ａ　ラド
５が配設されている。ノヤッケージ１上には、チップ２
を取シ囲むように外部ビンに連がるリード導体膜６が多
数配列されている。この例では、チップ２の”ＤＤライ
ン３およびＧＮＤライン４をそれぞれ四隅のデンディン
グ・／（’　ラド５に導出し、図示のようにワイヤボン
ディングによシリード導体膜６に接続することにより、
複数のリード導体膜６のうちの８本を電源用として用い
ている。
このような構成とすれば、ＶＤＤライン、ＧＮＤライン
がそれぞれ４本ずつ並列接続されたことになり、等測的
に寄生抵抗や寄生インダクタンスが小さくなって、前述
したような電源電圧変動を抑えることが可能となる。
しかしながらこのような構成にすると、）４ツケージ上
の多数のリード導体膜のうち信号端子用として使用でき
るものの数が減少するという蛯点がある。限られた数の
外部ビンを如何に有効に利用するかということは、高集
積化した場合に非常に重要なことである。
〔発明の目的〕
本発明は、上記事情を考慮してなされたもので、・クツ
ケージの外部ビンの有効利用が可能でしかも安定な電源
供給を可能とした半導体集積回路装置を提供することを
目的とする。
〔発明の概要〕
本発明においては、チップについては第１図で説明した
と同様に、電源ラインを素子領域を取シ囲むように配設
し、電源用端子即ちポンプ″との間にチップを取り囲む
ように電源導体膜を配設する。そしてチップ上の複数の
電源端子とこの電源導体膜の間をボンディング・ワイヤ
で接続する。
〔発明の効果〕
本発明によれば、パッケージのリード導体膜、従って外
部ビンが電源用として数多く占有されることなく、信号
ビンとして有効に利用することができる。しかもチップ
上には素子領域を取り囲むように電源ラインを配設し、
かつノクッケージ上にＩＪ　−１’導体膜とは別に設け
た電源導体膜とチップ上の電源ラインとの間を複数本の
ボンディング・ワイヤで接続するため、急激な電流変化
等による電源電圧変動が少なく、回路動作の安定化が図
られる。
〔発明の実施例〕
以下本発明の詳細な説明する。第２図は一実施例の要部
を示す概略平面図であり、第３図は斜視図、第４図は断
面図である。これらの図において、１１がパッケージ基
台であり、１２がこの上に搭載された集積回路チップで
ある。
チップ１２には、第１内と同様、素子領域を取り囲むよ
うにｖＤＤライン１３およびＧＮＤライン１４が配設さ
れ、多数のデンディング・ノ９ッド１５のうち四隅にあ
る８個をＶＤＤ用、　ＧＮＤ用としている。ｉＲッケー
ノ基台１１上には、これも第１図と同様、多数のリード
導体膜１６が配設されている。ノｊッケージ基台１ノの
チップ搭載部とリード導体膜１６の配列部の間には、チ
ップ１２を取り囲むようにＧＮＤ導体膜１８が配設され
ている。本実施例では、第３図および第４図から明らか
なように、ＧＮＤ導体膜１８の配設面をチップ搭載部よ
り高く、リード導体ｇｑ１６の配設面よシ低くなるよう
に、・ぐッケージ基台１１を加工しである。これは電源
用と信号用のボンディングワイヤの短絡事故確率をでき
るだけ少なくするためである。そしてチップ１２上の４
つのＧＮＤ用ボンディング・パッドとＧＮＤ導体膜１８
の間をそれぞれボンディング・ワイヤで接続している。
まだチップ１２は、これより僅かに広い面積のＶＤＤ導
体膜１７を設けてこの上に搭載されており、チップ１２
上の４つのｖＤＤ用ポンディング・ノｅッドとこの”Ｄ
Ｄ導体膜１７の間をそれぞれボンディング・ワイヤで接
続している。
そして基台１１上に配列されたリード導体膜１６は全て
、電源以外の信号用として、第３図に一部示したように
チップ１２上の信号端子との間でボンディング接続して
いる〇 パッケージ基台１１上のリード導体膜１６、ＧＮＤ導体
膜１８およびｖＤＤ導体膜１７と外部ビンとの関係は第
４図の模式的断面図に示したようになる。即ちリード導
体膜１６から信号ビン１９が引出され、ＧＮＤ導体膜１
８から直接ＧＮＤビン２０が引出され、同様に■ＤＤ導
体膜１７から直接ＶＤＤビン２１が弓Ｐ出される。この
パッケージ構造は、ビン・グリッド・アレイ（ＰＧＡ）
　又はプラグ・イン・パッケージ（ＰＩＦ）と呼ばれる
ものと同じであるが、ＧＮＤビン２０、■ＤＤビン２ノ
は必ずしも複数本ずつ設ける必要はなく、それぞれ１本
ずつあればよい。
こうして本実施例によれば、パッケージ基台上のリード
導体膜を電源用として用いることなく、全て信号用とし
て用いることができる。しかも等何回路上での電源線の
寄生抵抗、寄生インダクタンスは十分小さくすることが
でき、安定な回路動作が可能となる。
第５図および第６図は他の実施例の構造をそれぞれ第３
図および第４図に対応させて示したものである。この実
施例では、ＧＮＤ導体膜１８を直接外部のＧＮＤビンに
引出さず、リード導体膜１６のうちの一本をＧＮＤ用と
して利用して、これをＧＮＤ導体膜１８に接続している
。
このようにしても、リード導体膜のうちの多くを電源用
として用いる従来の第１図のものに比べると、リード導
体膜の有効利用は十分に図られる。この場合、ＧＮＤ用
としてのリード導体膜１６とＧＮＤ導体膜１８の間をデ
ンディング・ワイヤで接続してもよい。
本発明は上記実施例に限られるものではなく。
その趣旨を逸脱しない範凹で種々変形実Ｍｉすることが
できる。
【図面の簡単な説明】
第１図は従来の集積回路の・やッケージ搭載状態を示す
模式的平面図、第２図は本発明の一丈施例に係る集積回
路の・やッケージ搭載状態を示す模式的平面図、第３図
および第４図は同じく斜視図と断面図、第５図および第
６図は他の実施例をそれぞれ第３図および第４図に対応
させて示す図である。 １ノ・・・ノクッケージ基台、１２・・・集積回路チッ
プ、１３・・・ＶＤＤライン（電源ライン）、１４・・
・ＧＮＤライン（電源ライン）、１６・・・リード導体
膜、１７・・・ＶＤＤ導体膜（電源導体膜）、１８・・
・ＧＮＤ導体膜（電源導体膜）、Ｉ９・・・信号ビン、
２０・・・ＧＮＤビン、２１・・・ＶＤＤピン。

Claims (3)

    【特許請求の範囲】
  1. （１）半導体集積回路チップを・母ッケージに封入して
    なる集積回路装置において、前記チップは、外周部に素
    子領域を取り囲むようＶＣ電源ラインが配設され、前記
    パッケージの基台は、チップ搭載部とチップ上の端子が
    接続されるＩＪ−ド導体配列部との間にチップを取り囲
    むように電源導体膜が配設され、この電源導体膜と前記
    チップ上の電源ラインに設けられた複数の端子との間を
    複数本のボンディングワイヤで接続してなることを特徴
    とする半導体集積回路装置。
  2. （２）前記電源導体膜は、その直下に設けられた外部ビ
    ンに直接接続されている特許請求の範囲第１項記載の半
    導体集積回路装置。
  3. （３）前記電源導体膜は、前記リード導体配列部のリー
    ド導体を介して外部ピンに接続されている特許請求の範
    囲第１項記載の半導体集積回路装置。
JP58128234A 1983-07-14 1983-07-14 半導体集積回路装置 Pending JPS6020524A (ja)

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Cited By (8)

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