JPH01144664A - 半導体メモリ用集積回路装置 - Google Patents
半導体メモリ用集積回路装置Info
- Publication number
- JPH01144664A JPH01144664A JP63049081A JP4908188A JPH01144664A JP H01144664 A JPH01144664 A JP H01144664A JP 63049081 A JP63049081 A JP 63049081A JP 4908188 A JP4908188 A JP 4908188A JP H01144664 A JPH01144664 A JP H01144664A
- Authority
- JP
- Japan
- Prior art keywords
- memory package
- memory
- package
- lead pins
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 206010041349 Somnolence Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はメモリ容量が拡張された半導体メモリ用集積
回路装置に関するものである。
回路装置に関するものである。
第１図は従来例を示す斜視図である。第１図において、
（１）はパッケージ本体、（２）はこのパッケージ本体
から突出しているリードピンで、（ト）および０３）は
それぞれ同一種類のパッケージ本体（１）を外装とする
第１と第２のメモリパッケージである。
（１）はパッケージ本体、（２）はこのパッケージ本体
から突出しているリードピンで、（ト）および０３）は
それぞれ同一種類のパッケージ本体（１）を外装とする
第１と第２のメモリパッケージである。
第２図は第１図に示すようなメモリパッケージのメモリ
容量を拡張する方法を説明するための平面図である。第
２図において、（３）はアドレス入力端子、（４）はデ
ータ端子、（５）は電源端子、（６）は接地（ＧＮＤ
）端子、（７）はチップセレクトコントロール端子、（
８）は無接続（ＮＣ’）端子である。
容量を拡張する方法を説明するための平面図である。第
２図において、（３）はアドレス入力端子、（４）はデ
ータ端子、（５）は電源端子、（６）は接地（ＧＮＤ
）端子、（７）はチップセレクトコントロール端子、（
８）は無接続（ＮＣ’）端子である。
従来のメモリパッケージのメモリ容量を拡張するには、
同一種類のメモリパッケージを二つ以上基板上に並べて
設け、そのリード線（２）を第２図に示すように結線し
ていた。すなわち、アドレス入力端子（３）の同一端子
同志、データ端子（４）の同一端子同志、電源端子（５
）同志、ＧＮＤ端子（６）同志を結線する。この状態で
、チップセレクトコントロール端子（７）にゞｌ ＃
、％Ｑｉ１の入力を加えて一つのメモリパッケージの出
力データ端子（４）から得ることがでへる。たとえば、
チップセレクトコントロール端子（７）の入力をメモリ
パッケージ（イ）にけ′″１′、メモリパッケージ（Ｂ
）には′ｏ′を加えると、アドレス入力端子（３）で選
択されたアドレスに対応するメモリパッケージ（Ｂ）の
データがデータ端子（４）に出力される。すなわち、チ
ップセレクトコントロール端子（７）の入力によってメ
モリ容量が倍増される。この動作は、メモリパッケージ
の数がふえても同様のことが言える。
同一種類のメモリパッケージを二つ以上基板上に並べて
設け、そのリード線（２）を第２図に示すように結線し
ていた。すなわち、アドレス入力端子（３）の同一端子
同志、データ端子（４）の同一端子同志、電源端子（５
）同志、ＧＮＤ端子（６）同志を結線する。この状態で
、チップセレクトコントロール端子（７）にゞｌ ＃
、％Ｑｉ１の入力を加えて一つのメモリパッケージの出
力データ端子（４）から得ることがでへる。たとえば、
チップセレクトコントロール端子（７）の入力をメモリ
パッケージ（イ）にけ′″１′、メモリパッケージ（Ｂ
）には′ｏ′を加えると、アドレス入力端子（３）で選
択されたアドレスに対応するメモリパッケージ（Ｂ）の
データがデータ端子（４）に出力される。すなわち、チ
ップセレクトコントロール端子（７）の入力によってメ
モリ容量が倍増される。この動作は、メモリパッケージ
の数がふえても同様のことが言える。
従来のメモリ容態拡張の方式は、以トのようであるので
、大容量を必要とするシステムの場合、システム構成用
の基板上に組み込まれるメモリパッケージの占有面積が
広くなり、基板自体を大きくすることが必要である。ま
た、メモリパッケージ同志の結線も必要であり手間がか
かる。また、はんだ付けなどで結線した場合、信頼性の
面からも不安がある。上記のような各種の欠点があった
。
、大容量を必要とするシステムの場合、システム構成用
の基板上に組み込まれるメモリパッケージの占有面積が
広くなり、基板自体を大きくすることが必要である。ま
た、メモリパッケージ同志の結線も必要であり手間がか
かる。また、はんだ付けなどで結線した場合、信頼性の
面からも不安がある。上記のような各種の欠点があった
。
この発明は、上記の点に鑑みてなされたものであり、基
板上に取付けられる第１のメモリパッケージと、この第
１のメモリパッケージＬに取付けられる第２のメモリパ
ッケージとを備えて、メモリ容量が拡張された占有面積
の比較的小さい半導体メモリ用集積回路装置を提供する
ものであり、さらには特に積み重ね構成について最良の
具体的構成を提案することを目的としたものである。
板上に取付けられる第１のメモリパッケージと、この第
１のメモリパッケージＬに取付けられる第２のメモリパ
ッケージとを備えて、メモリ容量が拡張された占有面積
の比較的小さい半導体メモリ用集積回路装置を提供する
ものであり、さらには特に積み重ね構成について最良の
具体的構成を提案することを目的としたものである。
以下、実施例に基づいてこの発明を説明する。
第３図において、（イ）は基板（図示せず）とに取付け
られる第１のメモリパッケージ、（Ｂ）はこの第１のメ
モリパッケージとに取付けられる第２のメモリパッケー
ジ、（２ａ）はｔ記第１のメモリパッケージの両側部に
それぞれ複数個設けられたｔ記基板に差し込まれるリー
ドピンで、第１のメモリパッケージ本体（１ａ）の両側
端を側方に延長させて通常の幅より広い幅を有するよう
に形成することにより、このリードピンが第１のメモリ
パッケージ本体（１ａ）の下面両側縁から下方に突出せ
しめられるように成されている。（９ａ）は第１のメモ
リパッケージ本体（１ａ）の上面両側縁にそれぞれ複数
個設けられた孔である。（２ｂ）はｔ記第２のメモリパ
ッケージ［有］）の両側部にそれぞれ複数個設けられた
第１のメモリパッケージのＬ面画側縁の複数個の孔に差
し込まれるリードビンで、この第２のメモリパッケージ
ノ）のリードピン（２ｂ）は、第１のメモリパッケージ
（３）の孔（９ａ）に差し込まれて＠ｌのメモリパッケ
ージ回内の眠気回路と眠気的に接続されるピン数が、第
１のメモリパッケージ（４）における基板に差し込まれ
、基板の電気回路と電気的に接続されるピン数よりも少
なくせしめられている。
られる第１のメモリパッケージ、（Ｂ）はこの第１のメ
モリパッケージとに取付けられる第２のメモリパッケー
ジ、（２ａ）はｔ記第１のメモリパッケージの両側部に
それぞれ複数個設けられたｔ記基板に差し込まれるリー
ドピンで、第１のメモリパッケージ本体（１ａ）の両側
端を側方に延長させて通常の幅より広い幅を有するよう
に形成することにより、このリードピンが第１のメモリ
パッケージ本体（１ａ）の下面両側縁から下方に突出せ
しめられるように成されている。（９ａ）は第１のメモ
リパッケージ本体（１ａ）の上面両側縁にそれぞれ複数
個設けられた孔である。（２ｂ）はｔ記第２のメモリパ
ッケージ［有］）の両側部にそれぞれ複数個設けられた
第１のメモリパッケージのＬ面画側縁の複数個の孔に差
し込まれるリードビンで、この第２のメモリパッケージ
ノ）のリードピン（２ｂ）は、第１のメモリパッケージ
（３）の孔（９ａ）に差し込まれて＠ｌのメモリパッケ
ージ回内の眠気回路と眠気的に接続されるピン数が、第
１のメモリパッケージ（４）における基板に差し込まれ
、基板の電気回路と電気的に接続されるピン数よりも少
なくせしめられている。
（これについては以下に詳細に説明する。）（ｌｘｂ）
は第２のメモリパッケージ本体の一端部外表面に設けら
れた四部で、そのリードビン（２ｂ）が第１のメモリパ
ッケージ囚の対応する孔（９ａ）に差し込まれるように
第１のメモリパッケージ（４）と向き合せ用の凹部（ｌ
ｌａ）と対向して設けられている。
は第２のメモリパッケージ本体の一端部外表面に設けら
れた四部で、そのリードビン（２ｂ）が第１のメモリパ
ッケージ囚の対応する孔（９ａ）に差し込まれるように
第１のメモリパッケージ（４）と向き合せ用の凹部（ｌ
ｌａ）と対向して設けられている。
上記メモリパッケージ（８）０３）の一つ一つの外形は
第４図に示す如くである。
第４図に示す如くである。
次に、リードビン（２ａ）とリードビン（２ｂ）とけ、
チップセレクト入力部（ＸＯａ）、（１０ｂ）を除いて
、相対応するリードピン（２ａ）および（２ｂ）がすべ
て接続される。チップセレクト入力部（１０ａ） 、
（１０ｂ）に′″ｌ′、％□Ｉの入力を加えるととによ
り、どちらかのメモリパッケージ（５）０３）からのデ
ータ出力が得られる。
チップセレクト入力部（ＸＯａ）、（１０ｂ）を除いて
、相対応するリードピン（２ａ）および（２ｂ）がすべ
て接続される。チップセレクト入力部（１０ａ） 、
（１０ｂ）に′″ｌ′、％□Ｉの入力を加えるととによ
り、どちらかのメモリパッケージ（５）０３）からのデ
ータ出力が得られる。
従って、配線を必要とせず、またシステム構成用の基板
を大きくする必要もなく、メモリ容量を拡張したものと
することができる。
を大きくする必要もなく、メモリ容量を拡張したものと
することができる。
以上のように、この出願の発明の半導体メモリ用集積回
路装置は、基板に取付けられ別のメモリパッケージが載
せられる第１のメモリパッケージにおいて、下の第１の
メモリパッケージの孔に差し込まれて第１のメモリパッ
ケージ内の電気回路ト電気的に接続される丘の第２のメ
モリパツケージのリードピン数は、第１のメモリパッケ
ージにおける基板の電気回路と電気的に接続されるり一
ドピン数よりも少なくせしめられて、かつ七の第２のメ
モリパッケージ本体の一端部外表面には、そのリードビ
ンが下の第１のメモリパッケージの対応する孔に差し込
まれるように第１のメモリパッケージとの向き合せ用の
凹部を設けているから、丘の第２のメモリパッケージを
下の第１のメモリパッケージの電気回路の共通部分にリ
ードビンを介して接続することができ、しかもこのリー
ドビンの接続が対応しひい形で接続されることのないよ
うに、向へ合せ用凹部により簡単に向き合せができる。
路装置は、基板に取付けられ別のメモリパッケージが載
せられる第１のメモリパッケージにおいて、下の第１の
メモリパッケージの孔に差し込まれて第１のメモリパッ
ケージ内の電気回路ト電気的に接続される丘の第２のメ
モリパツケージのリードピン数は、第１のメモリパッケ
ージにおける基板の電気回路と電気的に接続されるり一
ドピン数よりも少なくせしめられて、かつ七の第２のメ
モリパッケージ本体の一端部外表面には、そのリードビ
ンが下の第１のメモリパッケージの対応する孔に差し込
まれるように第１のメモリパッケージとの向き合せ用の
凹部を設けているから、丘の第２のメモリパッケージを
下の第１のメモリパッケージの電気回路の共通部分にリ
ードビンを介して接続することができ、しかもこのリー
ドビンの接続が対応しひい形で接続されることのないよ
うに、向へ合せ用凹部により簡単に向き合せができる。
第１図は従来例を示す斜視図、第２図は従来のメモリパ
ッケージの接続関係を説明するための平面図、第３図は
この発明による一実施例の斜視図、第４図は実施例のメ
モリパッケージの斜視図である。 図において、（Ａ）（Ｂ）は第１と第２のメモリパッケ
ージ、（１） 、 （ｌａ） 、 （ｌｂ）はパッケー
ジ本体、（２）。 （２ａ） 、 （２ｂ）はリードビン、（９） 、 （
９ａ） 、 （９ｂ） はリードビンそう人孔、（Ｌ
Ｏ、（１０ａ） 、 （１０ｂ）はチ゛ンプセレクト入
力部である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
ッケージの接続関係を説明するための平面図、第３図は
この発明による一実施例の斜視図、第４図は実施例のメ
モリパッケージの斜視図である。 図において、（Ａ）（Ｂ）は第１と第２のメモリパッケ
ージ、（１） 、 （ｌａ） 、 （ｌｂ）はパッケー
ジ本体、（２）。 （２ａ） 、 （２ｂ）はリードビン、（９） 、 （
９ａ） 、 （９ｂ） はリードビンそう人孔、（Ｌ
Ｏ、（１０ａ） 、 （１０ｂ）はチ゛ンプセレクト入
力部である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
Claims (1)
- 基板上に取付けられる第１のメモリパッケージと、こ
の第１のメモリパッケージ上に取付けられる第２のメモ
リパッケージとを備え、上記第１のメモリパッケージは
その両側部に上記基板に差し込まれるリードピンをそれ
ぞれ複数個設け、第１のメモリパッケージ本体の上面両
側縁にはそれぞれ複数個の孔を設けるとともに、上記第
２のメモリパッケージの両側部には、第１のメモリパッ
ケージの上面両側縁の複数個の孔に差し込まれるリード
ピンをそれぞれ複数個突設し、上記第１のメモリパッケ
ージの孔に差し込まれて第１のメモリパッケージ内の電
気回路と電気的に接続されるその第２のメモリパッケー
ジのリードピン数は、第１のメモリパッケージにおける
基板に差し込まれ、基板の電気回路と電気的に接続され
るピン数よりも少なくせしめ、さらに第２のメモリパッ
ケージ本体の一端部外表面には、そのリードピンが第１
のメモリパッケージの対応する孔に差し込まれるように
第１のメモリパッケージとの向き合せ用の凹部を設けて
成ることを特徴とする半導体メモリ用集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049081A JPH01144664A (ja) | 1988-03-01 | 1988-03-01 | 半導体メモリ用集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049081A JPH01144664A (ja) | 1988-03-01 | 1988-03-01 | 半導体メモリ用集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13714879A Division JPS5661151A (en) | 1979-10-23 | 1979-10-23 | Package semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144664A true JPH01144664A (ja) | 1989-06-06 |
Family
ID=12821144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049081A Pending JPH01144664A (ja) | 1988-03-01 | 1988-03-01 | 半導体メモリ用集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144664A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0636260A1 (en) * | 1992-02-19 | 1995-02-01 | Milsys, Ltd. | Externally updatable rom (eurom) |
| JPH08330510A (ja) * | 1995-05-30 | 1996-12-13 | Nec Gumma Ltd | メモリチップ |
| US5623395A (en) * | 1995-12-15 | 1997-04-22 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US5790381A (en) * | 1995-12-15 | 1998-08-04 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US6163459A (en) * | 1997-07-25 | 2000-12-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor mounting system and semiconductor chip |
| KR20040069788A (ko) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | 모듈의 적층형 패키지 구조 |
| CN100343964C (zh) * | 2004-02-13 | 2007-10-17 | 旺宏电子股份有限公司 | 多芯片封装结构 |
| JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5212467B2 (ja) * | 1974-04-10 | 1977-04-07 |
-
1988
- 1988-03-01 JP JP63049081A patent/JPH01144664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5212467B2 (ja) * | 1974-04-10 | 1977-04-07 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0636260A1 (en) * | 1992-02-19 | 1995-02-01 | Milsys, Ltd. | Externally updatable rom (eurom) |
| EP0636260A4 (en) * | 1992-02-19 | 1995-03-29 | Milsys Ltd | ROM MEMORY THAT CAN BE UPDATED FROM THE OUTSIDE (EUROM). |
| JPH08330510A (ja) * | 1995-05-30 | 1996-12-13 | Nec Gumma Ltd | メモリチップ |
| US5623395A (en) * | 1995-12-15 | 1997-04-22 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US5790381A (en) * | 1995-12-15 | 1998-08-04 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US6163459A (en) * | 1997-07-25 | 2000-12-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor mounting system and semiconductor chip |
| KR20040069788A (ko) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | 모듈의 적층형 패키지 구조 |
| CN100343964C (zh) * | 2004-02-13 | 2007-10-17 | 旺宏电子股份有限公司 | 多芯片封装结构 |
| JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
| JP4699498B2 (ja) * | 2008-01-21 | 2011-06-08 | 南亞科技股▲ふん▼有限公司 | メモリチップにアクセスする方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6744656B2 (en) | Semiconductor device and process for manufacturing the same | |
| US4266282A (en) | Vertical semiconductor integrated circuit chip packaging | |
| US4426689A (en) | Vertical semiconductor integrated circuit chip packaging | |
| US5227995A (en) | High density semiconductor memory module using split finger lead frame | |
| EP0304263A2 (en) | Semiconductor chip assembly | |
| JPH01144664A (ja) | 半導体メモリ用集積回路装置 | |
| US5451812A (en) | Leadframe for semiconductor devices | |
| US5640308A (en) | Field programmable circuit module | |
| US6798051B2 (en) | Connection of packaged integrated memory chips to a printed circuit board | |
| JPS6020524A (ja) | 半導体集積回路装置 | |
| JPS61120454A (ja) | デ−タ記憶用集積回路のパツケ−ジ | |
| JP3227930B2 (ja) | 複合半導体装置及びその製造方法 | |
| US5869884A (en) | Semiconductor device having lead terminal on only one side of a package | |
| JPS617657A (ja) | マルチチツプパツケ−ジ | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPH06350025A (ja) | 半導体装置 | |
| JPH0661297A (ja) | 半導体装置 | |
| JPH01150332A (ja) | プリント回路基板 | |
| JPH0969587A (ja) | Ｂｇａ型半導体装置及びｂｇａモジュール | |
| JPS617646A (ja) | ハイブリツドｉｃの変更方法 | |
| JPS6225437A (ja) | 多層配線基板 | |
| JPH08186196A (ja) | 半導体装置の実装構造 | |
| JPH022150A (ja) | Ｉｃパッケージの構造 | |
| KR19980058604A (ko) | 확장형 반도체패키지 | |
| WO1998035293A1 (fr) | Systeme de memoire |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Written amendment |
Effective date: 20040720 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |