JPH022150A - Ｉｃパッケージの構造 - Google Patents
Ｉｃパッケージの構造Info
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- JPH022150A JPH022150A JP63144703A JP14470388A JPH022150A JP H022150 A JPH022150 A JP H022150A JP 63144703 A JP63144703 A JP 63144703A JP 14470388 A JP14470388 A JP 14470388A JP H022150 A JPH022150 A JP H022150A
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- JP
- Japan
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- package
- wiring
- chip
- terminal
- holes
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- 238000010276 construction Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000015654 memory Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 235000012771 pancakes Nutrition 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多端子ＩＣチップを有するＩＣパンケージの
構造に関する。
構造に関する。
し従来の技術〕
近年ＲＯＭ１１（ＡＭ等の半導体メモリーが高容量化さ
れたことに伴い、これら半導体メモリ用のＩＣチップな
一枚のマザーボードに多数個実装したメモリカードが製
造され、ゲーム用やプロセス管理用等の広（・応用分野
で使用されている。
れたことに伴い、これら半導体メモリ用のＩＣチップな
一枚のマザーボードに多数個実装したメモリカードが製
造され、ゲーム用やプロセス管理用等の広（・応用分野
で使用されている。
しかるに上記半導体メモリ用のＩＣチップは、３０〜５
０個の接続端子パッドを有し、しかもこれらの接続端子
はチップエネーブル端子等の一部個別端子以外は、デー
タバス端子やコントロールバス端子等の共通接続端子で
あり、狭いマザーボード上に於いて、これらの共通接続
端子及び個別接続端子の接続配線が問題となっていた。
０個の接続端子パッドを有し、しかもこれらの接続端子
はチップエネーブル端子等の一部個別端子以外は、デー
タバス端子やコントロールバス端子等の共通接続端子で
あり、狭いマザーボード上に於いて、これらの共通接続
端子及び個別接続端子の接続配線が問題となっていた。
以下、図面により従来の配線構造を説明する。
第２図は従来のＩＣパッケージの平面図、第３図はその
断面図である。
断面図である。
マザーボード（図示せず）は、周知のごとく両面配線基
板であり、その上面に多数のＩＣパッケージが実装され
、また同様に多数のコンデンサーも実装されている。Ｉ
Ｃパッケージ、コンデンサー ともに、上記マザーボー
ドの上下面のパターン及びスルーホールにより、配線接
続されている。
板であり、その上面に多数のＩＣパッケージが実装され
、また同様に多数のコンデンサーも実装されている。Ｉ
Ｃパッケージ、コンデンサー ともに、上記マザーボー
ドの上下面のパターン及びスルーホールにより、配線接
続されている。
第２図に示すごとく、ＩＣパッケージ１０は、端子Ｑ、
〜Ｑ２０ ｓ Ｑ’＋〜Ｑ’、ｏを有する両面基板より
なるパッケージ基板２上にＩＣチップ３を実装し、モー
ルド樹脂７によりパッケージされている。
〜Ｑ２０ ｓ Ｑ’＋〜Ｑ’、ｏを有する両面基板より
なるパッケージ基板２上にＩＣチップ３を実装し、モー
ルド樹脂７によりパッケージされている。
またＩＣチップ６は四角形状を有し、対向辺部す及びｄ
には、各２０個のパッドが設けられ、他の対向辺部ａ及
びＣにはパノ′ドが設けられていない。そして前記辺部
すに設けられたパッドは、すべて共通接続端子であり、
また辺部ｄに設けられたパッドは、チノブエ不−フ諏し
パッドＣＥＬ個を除いて他の１９個は、共通接続端子で
ある。またチップエネーブルパッドＣＥは、ＩＣチップ
６の辺部ｄの共通接続パッド内に混在している。
には、各２０個のパッドが設けられ、他の対向辺部ａ及
びＣにはパノ′ドが設けられていない。そして前記辺部
すに設けられたパッドは、すべて共通接続端子であり、
また辺部ｄに設けられたパッドは、チノブエ不−フ諏し
パッドＣＥＬ個を除いて他の１９個は、共通接続端子で
ある。またチップエネーブルパッドＣＥは、ＩＣチップ
６の辺部ｄの共通接続パッド内に混在している。
上記ＩＣチップ３の辺部すに設けられたパッドは、上面
パターン４によりパッケージ基板２０辺部Ｃに設けた端
子Ｑ１〜Ｑ２０へ、ＩＣチップ３の辺部すに設けられた
パッドと同配列で接続されている。またＩＣチップ６の
辺部ｄに設けられたパッドも同様に、パッケージ基板２
０辺部「に設けた端子Ｑ′１〜Ｑ′！。へ接続されてい
る。
パターン４によりパッケージ基板２０辺部Ｃに設けた端
子Ｑ１〜Ｑ２０へ、ＩＣチップ３の辺部すに設けられた
パッドと同配列で接続されている。またＩＣチップ６の
辺部ｄに設けられたパッドも同様に、パッケージ基板２
０辺部「に設けた端子Ｑ′１〜Ｑ′！。へ接続されてい
る。
以上によりＩＣチップ３のパッドロケーションと同配列
の端子ロケーションを持つＩＣパッケージ１が構成され
る。
の端子ロケーションを持つＩＣパッケージ１が構成され
る。
次にマザーボード上のＩＣパッケージ間の配線接続につ
（・て説明する。周知のごとく、マザーボードは、多数
のＩＣパッケージをハンダ実装し、上下面パターン及び
スルーホールにより配線接続されている。
（・て説明する。周知のごとく、マザーボードは、多数
のＩＣパッケージをハンダ実装し、上下面パターン及び
スルーホールにより配線接続されている。
上記ＩＣパッケージ間の配線は、前記ＩＣパッケージの
共通接続端子同志を上面パターンにより接続し、ＣＥ端
子は、前記共通接続端子と異なり、マザーボード基板の
外部端子へ各ＩＣパッケージより個別に、配線接続され
るためスルーホールを用い下面パターンによって前記共
通接続端子の配線接続パターンをさげることにより、マ
ザーボードの両面基板内にＩＣパッケージ間の接続及び
他部品、外部端子への接続が交叉することなく平面的に
行うことが可能となる。
共通接続端子同志を上面パターンにより接続し、ＣＥ端
子は、前記共通接続端子と異なり、マザーボード基板の
外部端子へ各ＩＣパッケージより個別に、配線接続され
るためスルーホールを用い下面パターンによって前記共
通接続端子の配線接続パターンをさげることにより、マ
ザーボードの両面基板内にＩＣパッケージ間の接続及び
他部品、外部端子への接続が交叉することなく平面的に
行うことが可能となる。
上記のごと〈従来のメモリーカードは、マザーボード上
にＩＣパッケージを実装する方式が多（採用されており
、この場合マザーボードの配線は、ＩＣパッケージのビ
ンロケ−／ヨンを第一に考え配線する必要があった。ま
たＩＣパッケージは、従来のリードフレーム的思想によ
り配線されており、ＩＣチップのパッドロケーションと
ＩＣパッケージの端子ロケーションは同ロケーションと
なっていた。
にＩＣパッケージを実装する方式が多（採用されており
、この場合マザーボードの配線は、ＩＣパッケージのビ
ンロケ−／ヨンを第一に考え配線する必要があった。ま
たＩＣパッケージは、従来のリードフレーム的思想によ
り配線されており、ＩＣチップのパッドロケーションと
ＩＣパッケージの端子ロケーションは同ロケーションと
なっていた。
この結果、マザーボードの配線は、前記ＩＣパンケージ
の端子ロケーションを優先し行なわれるため、端子ロケ
ーション内の共通接続端子内に個別端子が存在すると、
個別端子の配線はスルーホールを用いて行なう必要があ
る。そのため多数のスルーホールを必要とし、さらに、
そのスペースを確保するため配線が高密度になる。この
結果、マザーボードの配線が複雑になり、また製造コス
トがアップするという問題があった。
の端子ロケーションを優先し行なわれるため、端子ロケ
ーション内の共通接続端子内に個別端子が存在すると、
個別端子の配線はスルーホールを用いて行なう必要があ
る。そのため多数のスルーホールを必要とし、さらに、
そのスペースを確保するため配線が高密度になる。この
結果、マザーボードの配線が複雑になり、また製造コス
トがアップするという問題があった。
本発明の目的は、上記問題点を解決し、マザーボードの
配線を簡単にし、コストの安いメモリーカードを実現す
るためのＩＣパッケージの構造を提供することにある。
配線を簡単にし、コストの安いメモリーカードを実現す
るためのＩＣパッケージの構造を提供することにある。
上記目的を達成するための本発明の構成は、下記の通り
である。
である。
外部接続端子を有するパッケージ基板上にＩＣチップを
実装してなるＩＣパッケージに於いて、前記バフケージ
基板上にスルーホールを設けることにより前記ＩＣチッ
プのパッドロケーションと前記パッケージ基板の接続端
子ロケーションとを異らせたことを特徴とする。
実装してなるＩＣパッケージに於いて、前記バフケージ
基板上にスルーホールを設けることにより前記ＩＣチッ
プのパッドロケーションと前記パッケージ基板の接続端
子ロケーションとを異らせたことを特徴とする。
以下図により本発明の一実施例を詳述する。
第１図は、本発明のＩＣパッケージの平面図である。
第１図において、ＩＣパッケージ１を構成しているパッ
ケージ基板６内にスルーホールＴ Ｉ、′ｖ２を設け、
前記スルーホールＴ１は、ナツプエネーブルパッドＣＥ
と接続し、スルー＊−ｘＴ２は、パンケージ基板２の端
子Ｑ’ １と配線接続する。
ケージ基板６内にスルーホールＴ Ｉ、′ｖ２を設け、
前記スルーホールＴ１は、ナツプエネーブルパッドＣＥ
と接続し、スルー＊−ｘＴ２は、パンケージ基板２の端
子Ｑ’ １と配線接続する。
スルーホール′ｖ１とＴ ２は下面パターン５により接
続する。
続する。
このことによりチップエネーブルパッドＣＥは、従来、
パッケージ基板２の端子Ｑ’２に接続されていたのが、
上記スルーホールＴＩ、Ｔ２と下面パターフ５を用いる
ことによりチップエネーブル端子Ｑ１へ接続することが
可能となった。
パッケージ基板２の端子Ｑ’２に接続されていたのが、
上記スルーホールＴＩ、Ｔ２と下面パターフ５を用いる
ことによりチップエネーブル端子Ｑ１へ接続することが
可能となった。
チノプエネーブルパノドＣＥ以外の共通接続パッドは、
従来通り端子Ｑ’２〜Ｑ′２０へ順次配線接続される。
従来通り端子Ｑ’２〜Ｑ′２０へ順次配線接続される。
この結果、マザーボード上のＩＣパッケージ間の接続配
線は、共通接続端子同志の接続とチップエネーブル端子
の配線が個別に行えることになり、従来、共通接続端子
の配線をさまたげないように設けられていたスルーホー
ルと下面パターンカ不必要になり、マザーボードの配線
を簡単にすることが可能となった。
線は、共通接続端子同志の接続とチップエネーブル端子
の配線が個別に行えることになり、従来、共通接続端子
の配線をさまたげないように設けられていたスルーホー
ルと下面パターンカ不必要になり、マザーボードの配線
を簡単にすることが可能となった。
上記のごとく本発明によれば、従来ＩＣチップのパッド
ロケーションにより支配されていたマザーボードの配線
が、前記のごとく端子ロケーションとパッドロケーショ
ンを異った配列にしたＩＣパンケージを使用することに
よって、スルーホールの減少及び配線を単純化すること
が可能となり、製造コストの低下、信頼性の向上など多
大な効果を有する。
ロケーションにより支配されていたマザーボードの配線
が、前記のごとく端子ロケーションとパッドロケーショ
ンを異った配列にしたＩＣパンケージを使用することに
よって、スルーホールの減少及び配線を単純化すること
が可能となり、製造コストの低下、信頼性の向上など多
大な効果を有する。
第１図は本発明のＩＣパッケージの平面図、第２図は従
来のＩＣパッケージの平面図、第３図は第２図の断面図
である。 １．１０・・・・・・ＩＣパッケージ、２・・・・・・
パッケージ基板、 第 ２ 図 第 １ 図 第３図
来のＩＣパッケージの平面図、第３図は第２図の断面図
である。 １．１０・・・・・・ＩＣパッケージ、２・・・・・・
パッケージ基板、 第 ２ 図 第 １ 図 第３図
Claims (1)
- 外部接続端子を有するパッケージ基板上にＩＣチップを
実装してなるＩＣパッケージに於いて、前記パッケージ
基板上にスルーホールを設けることにより前記ＩＣチッ
プのパッドロケーションと前記パッケージ基板の接続端
子ロケーションとを異らせたことを特徴とするＩＣパッ
ケージの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144703A JPH022150A (ja) | 1988-06-14 | 1988-06-14 | Ｉｃパッケージの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144703A JPH022150A (ja) | 1988-06-14 | 1988-06-14 | Ｉｃパッケージの構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022150A true JPH022150A (ja) | 1990-01-08 |
Family
ID=15368320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144703A Pending JPH022150A (ja) | 1988-06-14 | 1988-06-14 | Ｉｃパッケージの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0790653A3 (en) * | 1995-09-01 | 1998-04-15 | Canon Kabushiki Kaisha | IC package and its assembly method |
| JP2006306511A (ja) * | 2005-04-26 | 2006-11-09 | Sony Corp | ロール紙頭出し機構、給紙カセット、及びプリンタ |
-
1988
- 1988-06-14 JP JP63144703A patent/JPH022150A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0790653A3 (en) * | 1995-09-01 | 1998-04-15 | Canon Kabushiki Kaisha | IC package and its assembly method |
| US6383835B1 (en) | 1995-09-01 | 2002-05-07 | Canon Kabushiki Kaisha | IC package having a conductive material at least partially filling a recess |
| JP2006306511A (ja) * | 2005-04-26 | 2006-11-09 | Sony Corp | ロール紙頭出し機構、給紙カセット、及びプリンタ |
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