JP3896250B2

JP3896250B2 - 情報処理装置

Info

Publication number: JP3896250B2
Application number: JP2000519828A
Authority: JP
Inventors: 隆則志村; 峰信成瀬; 篤中村; 光昭片桐; 一雄田中; 邦男内山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-11-06
Filing date: 1998-10-30
Publication date: 2007-03-22
Anticipated expiration: 2018-10-30
Also published as: TW436730B; WO1999024896A1

Description

技術分野
本発明は、マイクロコンピュータ（マイコン）を適用した制御装置で、特にアミューズメント機器、画像処理装置、携帯情報機器等における制御装置およびマイコンや論理ＬＳＩ等の半導体制御装置の実装およびピン配置に関する。
背景技術
マイコン、半導体メモリの高機能化、高速化により、従来数十ＭＨｚで動作していたプリント基板上の外部バスクロックが、数百ＭＨｚに達しようとしている。従来は、外部バスクロックが遅かったので、プリント基板上での配線は、比較的長くても外部バスのシステム設計には大きな問題になっていなかった。しかし、例えば、１００ＭＨｚのバスでは、１バスサイクルが１０ナノ秒なので、プリント基板上の配線遅延までも（例えば１ナノ秒／１７ｃｍ）考慮して設計する必要が生じてきている。このため、マイコンのチップ設計においては、プリント基板上のチップ配置と配線の引き回しが高速バス設計上の大きな課題となりつつある。
また、高速外部バスを実現する上での問題の一のに、出力バッファの同時切り替えノイズがある。以下同時切り替えノイズに関して説明する。
半導体制御装置の出力バッファの出力電圧がハイレベルからローレベル（またはローレベルからハイレベル）に切り替わる際に、出力バッファに流れる電流を、チップの外部電源から供給しなければならない。この場合に、外部から供給される電流は、インダクタンスの大きいパッケージのピン（ボンディングワイヤ、リードフレーム）を通るため、チップ内の電源／グランドレベルが上下して、チップ内の電源／グランドとプリント基板上の電源／グランドの間に一時的にノイズ電圧が発生する。これが、出力バッファの切り替えノイズである。これにより、信号が変化していない出力ピンやクロック信号があたかも変化したように見え、回路が誤動作する原因になる。
この切り替えノイズを少なくするためには、
（１）同時に切り替わる出力バッファの数を少なくする。
（２）出力バッファの切り替えスピードを遅くする。
（３）電源／グランドピンの本数を多くする。
（４）電源／グランドのピンの長さを短くする。
（５）プリント基板上にインダクタンスの少ないデカップリングコンデンサを沢山実装する。
（６）出力ピンの負荷容量、配線容量を少なくする。
等の対策が考えられる。
従来は、外部バスクロックが３０ＭＨｚ程度と遅かったので、マイコン等の半導体制御装置の出力バッファの切り替えスピードを、例えば１５ナノ秒程度と遅くし、電源／グランドのピン数を出力ピン８本に１本程度用意し、プリント基板上にインダクタンスの少ないデカップリングコンデンサを沢山実装することにより、対処できていた。
従来のマイコン装置では、外部に実装する半導体メモリや周辺チップを考慮することなく、マイコンや周辺チップのピン配置を決めていたので、プリント基板設計する場合に信号線の引き回しに苦労していた。場合によっては、信号線が長くなり過ぎ、高速な外部バスでのデータ転送ができなかったりもした。
本発明の目的は、マイコンや周辺チップ等の論理ＬＳＩのピン配置をプリント基板上のＬＳＩやメモリの配置を考慮して決め、プリント基板上での配線の引き回しを容易にし、高速外部バスでの情報転送が可能なマイコン制御システムを提供することにある。
また、最近のマルチメディア用のシステムでは、大量の画像データを扱うために外部バスに要求されるデータ転送能力は、例えば、１００ＭＨｚの高速バスで、バス幅６４ビット、すなわち８００ＭＨｚ／バイト等の高速転送を要求されるようになっている。
このため、（１）については、同時に切り替わる出力バッファの数を少なくすることはできず、逆に、従来の３２ビットバスから６４バスに増えてしまっている。
（２）については、出力バッファの切り替えスピードを遅くすることはできず、１００ＭＨｚの高速バスでは、１バスサイクルが１０ナノ秒なので、出力バッファの切り替えスピードを５ナノ秒から６ナノ秒と高速にしなければならない。
（３）については、電源／グランドのピン数を出力ピン８本に１本から４本に１本程度に改善する。
（４）に関しては、プリント基板上の電源／グランドのピンの長さを短くするようにする。
（５）に関しては、従来通りプリント基板上にインダクタンスの少ないデカップリングコンデンサを沢山実装する。
（６）に関しては、プリント基板実装時に考慮して、プリント基板上の出力ピンの負荷容量、配線容量を少なくする等の対策を行なっている。
しかし、従来は上記（４）に関して、プリント基板上の電源／グランドのピンの長さを短くするようにする対策は行なっているが、パッケージ内部の電源／グランドピンを短くし、インダクタンスを下げるという対策はされていなかった。
本発明の第２の目的は、半導体制御装置のパッケージ内の電源／グランドの配線長を短くし、インダンクタンスを下げることにより、バスクロックが１００ＭＨｚ以上の高速外部バスでの出力バッファの切り替えノイズの低減が可能なマイコンや論理ＬＳＩ等の半導体制御装置を提供することにある。
発明の開示
（解決手段）
上記課題を解決するために、本発明はマイコンと周辺制御半導体装置と複数の半導体メモリとから構成されるマイコン制御装置において、マイコンと周辺半導体装置との間に複数の半導体メモリを配置し、マイコンのピン配置は、マイコンと半導体メモリとの位置が最も近い辺の中心からクロック信号を出力し、そのクロックの左右からアドレス信号を出力し、そのさらに外側から制御信号を出力し、マイコンと半導体メモリとの位置が次に近い辺からデータバスを出力するようにし、マイコンとメモリ間のクロック、アドレスバス、制御信号の配線長を短くすることを提案する。
また、マイコンと周辺制御半導体装置との間に配置された半導体メモリがアドレスバスを内側（マイコンの中心と周辺半導体装置の中心を結んだ線に近い方向）にし、データバスを外側にして横置きに配置され、アドレスバスの配線長を短くすることが好ましい。
さらに、マイコンと周辺制御半導体装置とのピン配置がピン対称になるようにし、周辺制御半導体装置をマイコンの裏面に実装して、マイコンと周辺制御半導体装置間の信号線の配線長を短くすることも望ましい。
さらに、マイコンと周辺制御半導体装置と半導体メモリを１チップにすることもできる。
このように、本発明によれば、マイコンを適用した制御システムにおいて、外部バスの制御に必要な信号線のピン配置を実現することにより、マイコンとメモリ間の配線およびマイコンと周辺チップ間の配線を最短にし、高速外部バスによるデータ転送を可能にすることができる。
本発明のある態様では、演算機能を備える第１の半導体装置と、記憶機能を備える第２および第３の半導体装置とを有し、第１の半導体装置を通る軸をＹ軸と想定したときに、第２および第３の半導体装置がＹ軸に対して線対称の配置になるように配置され、第１の半導体装置の第２および第３の半導体装置に近い辺にクロック信号を出力するクロック信号端子を有し、クロック信号端子からクロック信号が第２および第３の半導体装置に供給されている。
また、Ｙ軸に直交するＸ軸を想定したときに、第２および第３の半導体装置はＸ軸の方向に沿って並んでいることが好ましい。また、Ｙ軸の上に、演算機能を備える第４の半導体装置を有し、第４の半導体装置と第１の半導体装置との間に第２および第３の半導体装置が配置され、第１の半導体装置から供給されるクロック信号が、第４の半導体装置の上記第２および第３の半導体装置に近い辺のクロック入力端子に入力されていることが望ましい。そして、クロック信号を伝達する配線が、第２および第３の半導体装置の間を通っていることが望ましい。このような配置構成により、クロック信号が最短距離を通ってかく装置に供給され、高速かつ安定な動作が可能となる。
アドレス信号に関しては、第１の半導体装置のクロック端子の左右にアドレス信号端子を有し、アドレス信号端子からアドレス信号が第２および第３の半導体装置に供給されるように構成できる。
データ信号に関しては、第１の半導体装置のクロック信号端子のある辺を第１の辺とし、この第１の辺の両側の辺を第２および第３の辺としたときに、各辺に配置される端子の数に対するデータ信号入出力端子の数の割合を、第１の辺における割合よりも、第２または第３の辺における割合の方が大きく設定することが望ましい。すなわち、データ信号はなるべく第２および第３の辺に接続される。
第２および第３の半導体装置はＸ軸に平行な方向に長辺を有しており、長辺においてアドレス信号の入力される端子は、データ信号入出力端子よりもＹ軸に近く配置され、配線長を短くすることができる。
第４の半導体装置に関しては、そのクロック信号入力端子のある辺と同じ辺にアドレス信号入力端子を有し、アドレス信号入力端子に記第１の半導体装置からのアドレス信号を入力することが望ましい。また、第４の半導体装置のクロック信号入力端子のある辺を第１の辺とし、第１の辺の両側の辺を第２および第３の辺としたときに、各辺に配置される端子の数に対するデータ信号入出力端子の数の割合は、第１の辺における割合よりも、第２または第３の辺における割合の方が大きく設定することが望ましい。第１の半導体装置の場合と同様の趣旨である。
このように、本発明が提案するシステムに好適な第１の半導体装置（例えばマイコン）および、第４の半導体装置（例えばマイコンと共同して動作する演算装置）の構成は、例えば、矩形状の外形を有している場合、一辺にクロックおよびアドレス信号に関する端子を配置し、その両側の２辺にデータ信号の入出力端子を設ける。データ信号の入出力端子の数が多い場合には、その一部をクロックおよびアドレス信号に関する端子のある辺に配置することもできる。
このような端子の配置を有する第１及び第４の半導体装置を、クロックおよびアドレス信号に関する端子のある辺どうしが向かい合うように配置し、クロック、アドレス、データを結線することで、高速動作に影響の大きいクロックやアドレス信号の配線長を短くすることができ、システム性能の向上に寄与する。クロックおよびアドレス信号に関する端子のある辺と反対側の辺には、高速性能にさほど影響しない信号端子、たとえば、低速のメモリや、外部インターフェイス回路を接続することができる。
高速な記憶装置の容量を増加したい場合には、第２および第３の半導体装置と同様の構成の第５および第６の半導体装置をさらに設け、第５および第６の半導体装置をＹ軸に対して線対称の配置になるように配置し、かつ、第５および第６の半導体装置はＸ軸に平行な方向に長辺を有しており、この長辺においてアドレス信号の入力される端子は、データ信号入出力端子よりもＹ軸に近く配置することもできる。
例えば、第５および第６の半導体装置は、第２および第３の半導体装置が配置される基板面と同一の基板面に配置され、かつ、第１および第４の半導体装置の間に配置されている。すなわち、これらのメモリ装置は第１および第４の半導体装置の間にあり、マトリックス状に配置される。
他の例では、第５および第６の半導体装置は、第２および第３の半導体装置が配置される基板面と反対の基板面に配置され、かつ、基板に対して第２および第３の半導体装置と面対称になるように配置されている。この例は前の例よりも配線長が短くできるが、装置厚さが厚くなる。
典型的な例では、第２、第３、第５、第６の半導体装置は、１６ビットのデータバスを有する半導体メモリ、例えばシンクロナスＤＲＡＭである。
また、エミュレータ、クロック発振回路、入出力ポート、シリアルインターフェイス、および割込回路のうちの少なくとも一種を周辺モジュールとして備え、第１の半導体装置の第１から第３の辺以外の辺に配置される端子と周辺モジュールを接続することができる。これらの装置ではそれほどの高速性を要求しないためである。また、第２および第３の半導体装置とは異なる種類の半導体メモリを備え、前記第１の半導体装置の第１から第３の辺以外の辺に配置される端子とそれらの半導体メモリを接続することもできる。
第４の半導体装置としては、動画像データ処理用の半導体装置、その他のコプロセッサが考えられる。
また、他の発明の態様では、マイクロコンピュータと２つの半導体メモリを基板上に配置して構成した情報処理装置であって、マイクロコンピュータの第１の辺に平行な方向に２つの半導体メモリが並べて配置され、マイクロコンピュータと半導体メモリの間はクロックバス、アドレスバス、データバスで接続され、マイクロコンピュータの第１の辺に配置された端子にクロックバスが接続されている。
マイクロコンピュータの第１の辺を挟む第２の辺と第３の辺に配置された端子のうちデータバスに接続される端子の割合は、第１の辺に配置された端子のうちデータバスに接続される端子の割合よりも大きいことが望ましい。また、マイクロコンピュータの第１の辺に配置された端子にアドレスバスが接続されていることも望ましい。
このとき、２つの半導体メモリの長辺がマイクロコンピュータの第１の辺に平行であり、長辺に配置された端子にアドレスバスとデータバスが接続され、２つの半導体メモリの対向する辺に近い端子にアドレスバスが接続されていることが望ましい。
さらに２つの半導体メモリの長辺の、アドレスバスが接続された端子とデータバスが接続された端子の間の端子に、クロックバスが接続されていることも望ましい。
さらに他の態様では、直方体形状を有する第１のデータ処理装置、第２のデータ処理装置、複数の記憶装置、およびこれらを搭載する基板を有する情報処理装置であって、基板面上に互いに直交するＸ軸とＹ軸を想定した場合、Ｙ軸上に第１および第２のデータ処理装置が配置され、Ｙ軸に線対称に複数の記憶装置が配置され、かつ、Ｘ軸に線対称に複数の記憶装置が配置され、かつ、複数の記憶装置を挟んで第１および第２のデータ処理装置が配置されている。
典型的には第１のデータ処理装置と第２のデータ処理装置の対向する面の間をクロック信号を供給する配線が接続しており、配線の両側に複数の記憶装置が分かれて配置されている。
さらに、好ましくは第１または第２のデータ処理装置のＹ軸の右側にある面にある端子と、記憶装置のうちＹ軸の右側にある記憶装置がデータバスで接続され、第１または第２のデータ処理装置のＹ軸の左側にある面にある端子と、記憶装置のうちＹ軸の左側にある記憶装置がデータバスで接続されていることを特徴とする。
また、他の態様では直方体形状を有する第１のデータ処理装置、第２のデータ処理装置、複数の記憶装置、およびこれらを搭載する基板を有する情報処理装置であって、基板面を挟んで第１および第２のデータ処理装置が配置され、第１のデータ処理装置の入力あるいは出力端子が、第２のデータ処理装置の出力あるいは入力端子と向き合う位置に配置されていることを特徴とする。さらに、基板面を挟んで前記複数の記憶装置が配置され、該記憶装置のクロック入力端子、アドレス入力端子、データ入力端子がそれぞれ向き合う位置に配置されていることも配線長を短縮することに有効である。
このように、本発明は基板上に複数のチップやモジュールを配置して、互いを結合し、高速で動作するシステムを提供できる。
第２の課題を解決するため、半導体制御装置のパッケージの裏面に２次元のアレイ上に配置されたピン（半田ボール）を有するパッケージに実装された半導体制御装置において、内側のピンに電源とグランドを配置して、パッケージ内のチップのボンディングＰＡＤからパッケージの裏面のピンまでの距離を最短にし、パッケージ内の電源とグランドのインダクタンスを小さくして、半導体制御装置の出力バッファの切り替えノイズを低減したものである。
さらに、半導体制御装置のパッケージの裏面に２次元のアレイ上に配置されたピン（半田ボール）を有するパッケージに実装された半導体制御装置において、最内側にグランドを配置し、内側から２列目に電源ピンを配置して、パッケージ内のチップのボンディングＰＡＤからパッケージの裏面のピンまでの距離を最短にし、パッケージ内のグランドのインダクタンスを特に小さくして、半導体制御装置の出力バッファの切り替えノイズを低減したものである。
また、ＩＯ（入出力回路）用の電源電圧と内部論理用の電源電圧とが別々の電圧で動作する半導体制御装置において、ＩＯ用の電源およびグランドピンより、内部論理用の電源およびグランドピンより多くして、出力切り替えノイズを低減したものである。
このように、本発明によれば、マイコンや論理ＬＳＩ等の半導体制御装置において、半導体制御装置の出力バッファの切り替えノイズを低減するピン配置を実現することにより、高速な外部バスによる出力バッファの切り替えノイズを低減でき、高速なデータの入出力を可能にできる。
また、アレイ上にピン配置されたパッケージにおいて、このようにパッケージの内側のピンに電源／グランドピンを配置したので、パッケージの外側のピンを信号線に配置でき、信号線をパッケージの外に引き出すときに、ピンとピンの間に信号線を１本通せる実装ルールであれば、プリント基板上のスルーホールを使わずに、信号線を引き出せるので、高速バスを実現する場合に、スルーホールによる抵抗を除去でき、配線のインピーダンスの調整や引き回しも簡単になり、高速外部バスの実装を容易にできる。
本願発明の典型的な例を示すと、半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に配置される複数の端子とを有する半導体装置であって、複数の端子は、半導体チップに対する電源またはグラウンドを供給する第１の種類の複数の端子と、半導体チップに信号を入力あるいは半導体チップから信号を出力する第２の種類の複数の端子を含み、
半導体チップの外縁と第１の種類の端子それぞれの外縁との最短距離の集合ＡをＡｌ〜ＡＮ（ただしＮは第１の種類の端子の数）とし、
半導体チップの外縁と第２の種類の端子それぞれの外縁との最短距離の集合ＢをＢｌ〜ＢＭ（ただしＭは第２の種類の端子の数）としたとき、
集合Ｂのうち最小のものが、集合Ａのうちの最大のものと同じかそれ以上であることを特徴とする。このように、電源及び接地電位の配線長を優先的に短くするようにピンを配置するものである。
このときに、端子はパッケージの外形を形成する平面のうち最大面積の平面にマトリックス状に配置されており、この最大面積の平面が矩形、通常は正方形である。この矩形形状の平面の外縁と第１の種類の端子それぞれの外縁との最短距離の集合ＡＸをＡＸｌ〜ＡＸＮ（ただしＮは第１の種類の端子の数）とし、上記矩形形状の平面の外縁と上記第２の種類の端子それぞれの外縁との最短距離の集合ＢＸをＢＸｌ〜ＢＸＭ（ただしＭは第２の種類の端子の数）としたとき、集合ＢＸのうち最大のものが、集合ＡＸのうちの最小のものと同じかそれ以上であることを特徴とする。要するに、端子配置面の外縁に近い方に信号ピンを配置し、遠い方に電源ピンを配置するものである。
あるいは、半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に互いに等間隔でマトリックス配置される複数の端子とを有する半導体装置であって、マトリックス配置された端子のうち最外縁の端子を第１のグループとし、第１のグループの端子と最短距離にある端子を第２のグループとし、第２のグループの端子と最短距離にある端子で第１のグループに属していない端子を第３のグループとしたときに、第３のグループにおける信号入出力端子以外の端子の割合が、第１のグループにおけるそれよりも大きいことを特徴とする。
さらに望ましくは、第３のグループにおける信号入出力端子以外の端子の割合が、第２のグループにおけるそれよりも大きい。また、第３のグループの端子と最短距離にある端子で第２のグループに属していない端子を第４のグループとしたときに、第４のグループにおける信号入出力端子以外の端子の割合が、第１のグループにおけるそれよりも大きいことを特徴とする。
すなわち、後に第８図などで詳細に説明するように、４周（円配列でも矩形配列でもよい）にわたってマトリックス配置された内側の２周について電源または接地ピンを優先的に配置し、外側の２周について信号ピンを配置する。信号ピンは場合により多数準備する必要があるが、そのときは適宜内側の２周に信号ピンを設定しても良い。
ここで、信号入出力端子以外の端子として、半導体チップ内に形成された論理回路（例えばＭＯＳで形成された種々のゲート、ラッチ等である）を駆動するための第１及び第２の電位を供給するための端子を含むことはいうまでもない。電源を複数種類設ける場合には、さらに、半導体チップ内に形成された論理回路を駆動するための第３及び第４の電位を供給するための端子をさらに含んでもよい。例えば、内部論理回路と、周辺入出力回路部では別々の電源を用いることがある。
電源ピンの配置としては、半導体チップ内に形成された特定の論理ゲートを駆動するための第１及び第２の電位を供給するための端子の対が、第３及び第４のグループに属する端子に分かれて配置されていることが望ましい。また、半導体チップ内に形成された特定の論理ゲートを駆動するための第２及び第３の電位を供給するための端子が、第３及び第４のグループに属する端子に分かれて配置されていることも望ましい。
特に、これらの１対の電源と接地電位は隣接して第３及び第４のグループ配置されている端子とすることが好ましい。
パッケージはプリント基板上に配置されており、第１及び第２のグループに属する端子からは基板表面に沿って配線が引き出され、第３及び第４のグループに属する端子からは基板を貫通するスルーホールを通して配線が引き出されていることとすると電源に対するノイズの影響が低減でき好適である。
入出力端子は、半導体チップ内に形成された論理回路によって処理されるべき入力信号、あるいは、半導体チップ内に形成された論理回路によって処理された出力信号を伝達するものとすることができる。
また、本発明の別の態様では、半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に配置される複数の導体ピンと、半導体チップのパッドと上記導体ピンを電気的に接続するリードフレームを有する半導体装置であって、複数のピンは半導体チップに形成された能動素子を駆動するための少なくとも２つの電位を供給する第１の種類の複数のピンと、半導体チップの能動素子で変調される信号を入力あるいは半導体チップの能動素子で変調された信号を出力する第２の種類の複数のピンを含み、第１の種類のピンとパッドの間の配線長の最大のものが、第２の種類のピンとパッドの間の配線長の最小のものを越えないことを特徴とする。ピンの配置としては、第１の種類の複数のピンは半導体チップの外縁を取り囲むように配置され、第２の種類のピンは第１の種類の複数のピンを取り囲むように配置させることができる。
パッケージはプリント基板上に配置されており、第２の種類の複数のピンの大部分からは基板表面に沿って配線が引き出され、第１の種類の複数のピンの大部分からは基板を貫通するスルーホールを通して配線が引き出されていることが望ましい。理想的には全ての第１の種類のピンは配線長を短くするためにスルーホールを用いるのが良いが、大部分（８０パーセント程度がスルーホールを用いても効果は得られる）。
（効果）
以上説明したように、本発明によれば、マイコンを適用した制御システムにおいて、外部バスに適したマイコンのピン配置を提供し、マイコンなどの論理ＬＳＩと外部メモリや周辺チップとの接続に必要な信号線の配線を最短にでき、高速外部バスによるデータ転送を可能にするので、高速バスが必要なアミューズメント装置、情報機器を実現する場合にその効果が大きい。
また、本発明により、チップ間の配線が短くなり配線のインダクタンスが小さくなるので、電磁波妨害ノイズの削減にも効果がある。
また、本発明によれば、出力バッファの切り替えノイズに強いマイコンや論理ＬＳＩ等の半導体制御装置のピン配置を提供し、高速外部バスによるノイズを低減するので、高速外部バスが必要なアミューズメント装置、画像処理装置、情報機器を実現する場合にその効果が大きい。
発明を実施するための最良の形態
第１図に本発明の第１の実施例を示す。半導体メモリ２０、２１、２２、２３はマイコン１０と周辺チップ３０の間に置かれる。第１図の例では、マイコン１０と周辺チップ３０の配置される方向に延在し、かつ、マイコン１０と周辺チップの中央を通る軸をＹ軸としたときに、このＹ軸の両側に半導体メモリ２０〜２３がＹ軸に対して線対称に配置されている。
各々の半導体メモリは、アドレスピン（ＡＤＲ−Ａ、ＡＤＲ−Ｂ）を内側、データピンを外側（Ｄ［０−１５］）にして、横置きに配置される。すなわち、各半導体メモリは、Ｙ軸に直交する軸をＸ軸方向とするときに、Ｘ軸方向に長辺が一致するように配置されており、各半導体メモリのアドレスピンはデータピンよりもＹ軸に近い位置に配置されるようになっている。
ここで、半導体メモリは、同期型の高速データ転送を実現できるＳＤＲＡＭ（シンクロナスダイナミックＲＡＭ）として説明するが、他の種のメモリ、例えばシンクロナスＳＲＡＭや通常のＳＲＡＭ、ＤＲＡＭでもよい。
マイコン１０および周辺チップ３０は６４ビットデータバスである。半導体メモリ２０、２１、２２、２３は１６ビットのデータバスとし、４チップの半導体メモリにより、６４ビットのバスを実現するものとする。
マイコン１０からクロック１０４、アドレスバス１０５、１０６、制御信号１０７、１０８、１０９、データバス１００、１０１、１０２、１０３を出力し、半導体メモリ２０、２１、２２、２３および周辺チップ３０を制御する。
クロック１０４は、マイコン１０の下辺（メモリに近い方の辺）に配置するピンの中心から出力され、半導体メモリ２０、２１、２２、２３および周辺チップ３０の動作クロックとして使用される。すなわち、第１図の例ではクロックはマイコン１０から周辺チップへＹ軸に沿って配線され、途中で左右に分岐してメモリ２０〜２３に供給される。
アドレスバス１０５、１０６は、マイコン１０のクロック出力を中心として、左右に配置され出力される。１０５は半導体メモリのアドレスの下位ビット（例えば、Ａ０からＡ６）、１０６は半導体メモリのアドレスの上位ビット（例えば、Ａ７からＡ１７）とし、半導体メモリ２０、２１、２２、２３のアドレスおよび周辺チップ３０に入力される。第１図では、アドレス１０５のみ周辺チップ３０に入力しているが、周辺チップ３０内にマッピングされるアドレス空間が広い場合には、アドレス１０６も周辺チップ３０に入力してもよい。
制御信号１０７（右側のメモリへのライトストローブ）、１０８（左側のメモリへのライトストローブ）、１０９（チップセレクト、読み出し／書き込み切り替え信号、ＲＡＳストローブ、ＣＡＳストローブ）は、マイコン１０のアドレスのさらに外側から出力され、左右の半導体メモリに共通の制御信号１０９は、半導体メモリ２０、２１、２２、２３と周辺チップ３０に出力される。制御信号１０７は、右側の半導体メモリ２１、２３および周辺チップ３０に出力され、制御信号１０８は、左側の半導体メモリ２０、２２および周辺チップ３０に出力される。
データバス１００、１０１、１０２、１０３は、１６ビット単位のデータバスで、例えば、１００がＤ０からＤ１５、１０１がＤ１６からＤ３１、１０２がＤ３２からＤ４７、１０２がＤ４８からＤ６３とする。各々が、マイコン１０の左右側から出力され、半導体メモリ２０、２１、２２、２３および周辺チップ３０に接続される。
このように、マイコン１０と半導体メモリ２０、２１、２２、２３、周辺チップ３０を接続する場合に、出力の負荷容量が重い（メモリ４個と周辺チップ１個に接続すると、各チップ当たり５ｐＦから７ｐＦなので、負荷容量は２５ｐＦから３５ｐＦとなる）クロック、アドレス、制御信号ピンをマイコン１０の下辺側に集め、半導体メモリ２０、２１、２２、２３のアドレスバスが内側（マイコン１０の中心と周辺チップ３０の中心を結んだ線（Ｙ軸）に近い方向）になるように横置きに配置することにより、これらの信号線が、半導体２０、２１、２２、２３と周辺チップ３００間を最短で通るように配線される。
特にクロック信号１０４は、他の信号線よりも動作周波数が高く（通常２倍以上）、配線のインピーダンスのマッチングおよび遅延に関する対策を行う必要があるため、下辺の中心に置くことにする。また、制御信号１０７と制御信号１０８に関しては、右側の半導体メモリ２１、２３に接続する制御信号１０７は右側に、左側の半導体メモリに接続する制御信号１０８信号は左側に配置して、それぞれの配線長が短くなるようにする。
データバスは、負荷容量が軽いので（メモリ１個と周辺チップ１個に接続すると、各チップ当たり５ｐＦから７ｐＦなので、負荷容量は１０ｐＦから１４ｐＦとなる）、上記アドレス等の信号線よりも多少配線が長くなっても遅延時間が大きくならないので、マイコン１０の左右に配置し、半導体メモリ２０、２１、２２、２３に接続後、周辺チップ３０に達するように配置する。データバスは６４ビットとバス幅が広いので、３２ビットずつ分け左右の辺に配置するようにする。
高速動作の必要の無い信号は、マイコンの上辺（メモリに遠い方の辺）に配置し、各種インタフェースおよびコネクタに接続するようにする。これにより高速な外部バスを実現できる。
第２図に本発明の第２の実施例を示す。本発明は、半導体メモリ２０、２１をプリント基板の裏面に配置するものである。裏面に実装したメモリは点線で示す。また、裏面へのメモリの配線も点線で示す。これにより、半導体メモリ２０、２１が半導体メモリ２２、２３の背面に置かれるので、マイコン１０と、半導体メモリ２０、２１、２２、２３と周辺チップ３０の配線がさらに短くできる。裏面への配線は、プリント基板を貫通するような配線を設けることによって容易に達成することができる。
第３図に本発明の第３の実施例を示す。本発明は、半導体メモリ４０、４１がそれぞれ、３２ビットバスのメモリである。３２ビットバスのメモリを使用することにより、クロック、アドレス、制御信号の負荷容量を最大３以下（メモリ２個と周辺チップ１に接続すると、各チップ当たり５ｐＦから７ｐＦなので、負荷容量は１５ｐＦから２１ｐＦとなる）にすることができるので、プリント基板上の配線遅延が小さくなる。通常、１ナノ秒／１０ｐＦ程度送れるので、３２ビットバスのメモリを使用することにより、０．５ナノ秒程度配線遅延を改善でき、さらに、高速な外部バスシステムを実現できる。
第４図に本発明の第４の実施例を示す。本発明は、周辺チップ３０をマイコン１０とピン対称にして、周辺チップ３０をマイコン１０の背面に配置するものである。プリント基板の裏面に配置した周辺チップ３０は点線で示してある。
第７図にピン対称実装の実装例を示し、具体的に説明する。マイコン１０および周辺チップ３０は共にＢＧＡ（ボールグリットアレイ）とする。プリント基板２００は４層基板で配線層、グランド層、電源層、配線層から構成されている。マイコン１０と周辺チップ３０のピンは外側が信号ピン２０１、内側が電源ピン２０２とグランドピン２０３とする。信号ピン２０１は、マイコン１０と周辺チップ３０でピン対称になっているので、それぞれの信号をプリント基板内のスルーホールで接続する。電源ピン２０２とグランドピン２０３は、マイコン１０と周辺チップ３０でピン対称になっているので、スルーホールで接続すると同時に、それぞれ、内層の電源層、グランド層と接続する。
これにより、マイコン１０と周辺チップ３０間の配線は、プリント基板の配線層と配線層をスルーホールで結べるので、配線長をほぼゼロ（プリント基板の厚さ分）にすることができる。
第４図を用いて、高速動作の要求の小さい信号に関して説明する。これらの信号に接続される周辺モジュール７０は、マイコンの上辺（メモリ４０、４１から一番遠い辺）に配置する。具体的には、エミュレータ７１、クロック発振回路７２、ＩＯポート７３、シリアルインタフェース７４、割り込み回路７５等がある。これらの回路は制御信号１１０（ＣＴＲＬ−Ｄ）で接続される。制御信号１１０は、低速の信号（数十ＭＨｚ程度）なので、プリント基板上の配線も長くてよく、マイコン１０の出力バッファも低速のバッファでよい。
また、アドレス１１１（ＡＤＲ−Ｃ）は、アドレスバスの上位のピット（Ａ１８−Ａ２５）で、比較的低速なアクセス時間が１００ナノ秒以上のＳＲＡＭやＲＯＭとの接続にのみ用いるので、プリント基板上の配線が長くなっても問題ないので、マイコン１０の上辺に配置することができる。
第８図にＢＧＡ（ボールグリッドアレイ）パッケージのマイコンのピン配の実施例を示す。
第１１図、第１２図には、ＱＦＰ（フラットパケージ）のピン配置図を示す。第１１図が左半分で、第１２図が右半分である。このフラットパッケージはリードフレームに搭載され、これらをボールグリッドアレイパッケージが内蔵することとした。フラットパッケージとボールグリッドアレイパッケージのピンは、リードフレームにより接続される。
第９図、第１０図に、第１１図、第１２図に示したマイコンのピンの説明図を示す。ＢＧＡもＱＦＰも下辺が半導体メモリとの間の配線長を短くする信号線であり、左右がデータバスになっている。
第５図にＢＧＡパッケージのマイコン１０と半導体メモリとの接続例を示す。この図は、第１図のマイコン１０とメモリ２０との接続部分を拡大した図である。メモリとしては、ＳＤＲＡＭ（シンクロナスダイナミックＲＡＭ）を用いている。
第６図は第５図で示したＳＤＲＡＭのピンを説明する図である。ＳＤＲＡＭ２０はアドレスピンを内側して横置きに実装する。以下、マイコン１０とメモリ２０間の配線に関して説明する。まず、クロック１０４（ＣＫＩＯ）を優先配線する。次に、アドレスバス１０５（Ａ３−Ａ６）、１０６（Ａ７−Ａ１４）を接続する。ここで、Ａ１３とＡ１４はメモリ２０の背面を通して接続する。制御信号１０８は、接続するメモリによって機能が異なる信号なので、ＳＤＲＡＭの場合には、ＷＥ１＃／ＣＡＳ１＃／ＤＱＭ１、ＷＥ０＃／ＣＡＳ０＃／ＤＱＭ０信号のＤＱＭ０、ＤＱＭ１の機能を選択し、メモリ２０のＵＤＱＭ、ＬＤＱＭに接続する。ＬＤＱＭの配線はメモリ２０の背面を通す。また、制御信号１０９に関しては、ＣＳ２＃は、メモリ２０のＣＳ＃（チップセレクト）に接続し、ＲＡＳ＃は、メモリ２０のＲＡＳ＃と接続する。ＲＤ＃／ＣＡＳＳ＃／ＦＲＡＭＥ＃は、接続するメモリによって機能が異なる信号なので、ＳＤＲＡＭの場合には、ＣＡＳＳ＃機能を選択し、メモリ２０のＣＡＳ＃と接続する。ＲＤ／ＷＲ＃はメモリ２０のＷＥ＃と接続する。
データバス１００は、１６ビットのデータバスをマイコン１０とメモリ２０間でそれぞれ一対一に接続する。ここで、Ｄ８−Ｄ１５はメモリ２０と表面の配線層で接続し、Ｄ０−Ｄ７は、メモリ２０の背面を通してメモリのデータピンと接続する。
このように接続することにより、マイコン１０とメモリ２０間の配線を最短にできる。同時にほとんどの配線を表面の配線層だけでできるので、スルーホールの数も少なくなり、配線のインピーダンスの調整を容易にし、電源グランド層の強化にもつながる。
同様にして、他のメモリ２１、２２、２３も同様に最短接続可能である。本実施例では、ＳＤＲＡＭに関して説明したが、他の高速メモリに関しても適用可能である。
将来さらにＬＳＩの集積度が上がれば、マイコン１０と半導体メモリ２０、２１、２２、２３と周辺チップ３０の各モジュールを１チップにすることが可能となるが、その場合にも、ここで示した実施例の配置を用いることにより、高速動作可能のモジュール間の配線を実現することが可能となる。
本発明は、アミューズメント装置、画像処理装置、携帯情報機器に特定するものではなく、家庭用電気製品、情報通信機器、制御装置に適用可能である。
第１３図で本発明の半導体制御装置のパッケージの一実施例を説明する。第１３図はパッケージを裏面から見た図である。パッケージとして、２５６ピンのＢＧＡ（ボールグリッドアレイ）パッケージを例として説明する。パッケージ３１０のチップの裏側にピン（ボール）３２０が２５６個配置されている。ピン３２０は、縦２０個、横２０個の配置になっており、すべて実装されれば、４００個のピンを持つことになるが、ここに示す２５６ピンのパッケージ３１０の場合には、内側の１４４個が実装されておらず、外側の４列にピンが実装されている。最外周は縦２０、横２０個、その内側が縦１８、横１８個、さらにその内側が縦１６、横１６個、実装される最内周は縦１４、横１４個である。この実施例ではパッケージの外形は約２７ｍｍ四方である。
第１４図に第１３図のＡでのパッケージ３１０の断面図を示し、パッケージ３１０の内部の構成を説明する。パッケージ３１０の内部には、論理ＬＳＩチップ７０、リードフレーム９０が実装されており、論理ＬＳＩチップ７０上に作成されているボンディングＰＡＤ７１とリードフレーム９０は、各ピン毎にボンディングワイヤ８０で接続されている。
リードフレーム９０とピン３２０は、各ピン毎にスルーホールで接続されている。最内側のピン３４０は、ボンディングワイヤ８０とリードフレーム９０の接点からすぐ近くに配置されているので、リードフレーム９０のインダクタンスはほとんどなく、ワイヤボンディング８０のインダクタンスしか見えてこない。一方、外側のピン２１は、ワイヤボンディング８０とリードフレーム９０の接点からさらにピン２１まで距離があるので、リードフレーム９０のインダクタンスの影響が出てくる。このため、最内側のピン３４０は、他のピンよりもインダクタンスが小さくなり、電源／グランドピンとして使用するのに適している。
第１５図にパッケージ３１０の内部の概略図およびを示し、さらに詳細に説明する。ここでは、図を簡略化するために、論理ＬＳＩチップ７０上のボンディングＰＡＤ７１の数は４０個（各辺１０個）、ピン３２０の総数は４０個で、外側と内側の２列構成で、外側は各辺５個、内側は各辺５とする。
論理ＬＳＩチップ７０は、ＩＯ用電源５１と内部論理用電源５０の２電源構成で動作するものとする。ここでは、内部論理用電源５０は、チップの消費電力を下げるために、通常ＩＯ用電源５１よりも低い電圧であるとする。また、ＩＯ用電源５１のピンを４本、ＩＯ用グランド６１のピンを８本、内部論理用電源５０のピンを４本、内部論理用グランド６０のピンを４本としている。
まず、論理ＬＳＩチップ７０の内部の構成を簡単に説明する。論理ＬＳＩチップ７０は、ＩＯ電源５１で動作する領域７３と内部論理用電源５０で動作する領域７４から構成される。ＩＯ電源動作領域７３は、主にボンディングＰＡＤ７１、入出力回路および内部電源の電圧レベルからＩＯ電源の電圧レベルに変換するレベル変換回路７２から構成され、外部回路との入出力を制御する。ただし、ＩＯ用の電源電圧と内部論理用の電源電圧の電圧が同じ場合にはレベル変換回路は必要ない。内部電源動作領域７４には、マイコンや論理ＬＳＩの主要な機能が実装されている。
次に、パッケージ３１０上のピン３２０とリードフレーム９０の構成について説明する。電源とグランドピンのインダクタンスを下げるために、電源とグランドピンは内側のピン、信号線は外側のピンに割り付けてある。論理ＬＳＩチップ７０上のボンディングＰＡＤ７１とリードフレーム９０を接続するボンディングワイヤ８０の長さは信号ピンも電源／グランドピンもほぼ同じである。電源／グランドピンのリードフレームの配線長は、外側の信号線のリードフレームの配線長の約１／２から１／３と短くなり、電源／グランドピンのリードフレームのインダクタンスが小さくなっている。
第１６図でＩＯ用電源５１と内部論理用電源５０の２電源構成で動作する２５６ピンのピンのピン配置の構成を説明する。ここでは、ＩＯ電源が３．３Ｖ、内部電源が１．８Ｖとする。内部論理用電源５０（図では、黒のピンで示す）と内部論理用グランド６０（図では、黒のピンで示す）、ＩＯ用電源５１とＩＯ用グランド６１を、最内側と、内側から２列目のピンに割り付ける。内部論理用電源５０とグランド６０は、出力バッファのノイズとは関係ないので、そのピン数は内部論理の消費電力で決まる。一般的には、プラスチックパッケージに実装できるＬＳＩチップの消費電力は１ワットから１．５ワット程度なので、ＩＯ用の電源／グランドピンより内部電源の電源５０とグランド６０のピンの方が、少なくてよい。ここでは、内部電源５０とグランド６０は、各辺２本ずつ割り当ててある。それ以外をＩＯ用の電源５１、ＩＯ用グランド６１に割り当てればよい。
第１７図にプリント基板１１０上での電源／グランドおよび、デカップリングコンデンサ４００の実装の実施例を示す。ここで、グランドピンを最内側のピン３４０、電源ピンを内側から２列目のピン３３０に割り付けてある。プリント基板は４層基板であり、１層目が配線層、２層目がグランド層、３層目が、電源層、４層目が配線層である。
パッケージ３１０の裏面のピンの実装をしていない１層目４０１をプリント基板１１０上でグランドプレーン４０１にして、このグランドプレーン４０１とグランドピンの配線長を最短にしている。これにより、プリント基板１１０上でもグランド配線のインダクタンス成分を小さくすることが可能となる。
また、電源ピンとグンランドピン間に実装するデカップリングコンデンサ４００は、電源ピンとグランドピンの近くからスルーホールで４層目に配線し、最短の配線で実装できるようになる。これにより、プリント基板１１０上の電源／グランドの配線長を最短にでき、さらにデカップリングコンデンサ４００も最短の位置に配置できる。これにより、出力バッファの切り替えノイズを抑えることが可能となる。
次に信号線のプリント基板上での配線について説明する。
第１８図に第１３図のＢの部分を拡大したピン配置の構成図を示す。ピン３２０の大きさは、０．７５ｍｍ、ピン３２０の間隔が１．２７ｍｍであるとする。
第１９図ではこのパッケージを実装するときのプリント基板の構成図を示す。ピン３２０と半田で接続するためのプリント基板上のフットパターン１０２の大きさを０．９５ｍｍとすると、フットパターン１０２間の間隔は０．３ｍｍとなり、この間隔で引き出せる信号線５５は、配線幅を０．１ｍｍ、フットパターン間の間隔０．１ｍｍの信号線１本である。信号線は、外側２列のピンに割り付けられているので、最外側と外側から２列目の信号線はすべて、チップの外に引き出せることになる。これにより、スルーホールを使用しないで、信号線をパッケージの外側に引き出せるので、パッケージの裏面のプリント基板に信号線のスルーホールが不要になり、スルーホールによる内層の電源層／グランドプレーンの面積の削減を抑えることができ、電源層／グランド層を強化できる。この結果、パッケージ３１０からの信号線は、外部のチップやコネクタと接続が容易である。
第８図にマイコンのピン配置の実施例を示す。また、第９図、第１０図は上記マイコンの信号ピンの役割を説明するための図表である。このパッケージの例は、ＢＧＡ（ボールグリッドパッケージ）である。最内側にグランド、最内側から２列目に電源を配置するピン割り付けになっている。ＩＯ用の電源数は３０本、ＩＯ用のグランド数は３２本、内部論理用の電源数は８本、内部論理用のグランド数は８本である。また、ＩＯ用の電源／グランドの数は、出力信号線４本に１ペアの構成になっている。高速のメモリとのインタフェースに必要な、データバス（Ｄ０−Ｄ６３）、アドレスバス（Ａ２−Ａ１７）、制御信号（ＣＫＩＯ、ＣＳ２＃、ＣＳ３＃、ＲＡＳ＃、ＲＤ＃／ＣＡＳＳ＃／ＦＲＡＭＥ＃、ＷＥｎ＃／ＣＡＳｎ＃／ＤＱＭｎ（ｎ＝０−７））等は、必ず外側の２列に割り付けてある。外側の２列では信号線の本数が不足する場合には、内側の２列にも信号線を一部割り付けてもよい。
以上説明したように、マイコンや論理ＬＳＩ等の半導体制御装置のパッケージのピン配置において、内側に電源／グランドを配置することにより、出力バッファの切り替えノイズに強い半導体制御装置を提供できる。
本発明は、ＢＧＡパッケージだけでなく、同じようにチップの裏面にボールを配置した、ＰＧＡ（ピングリッドアレイ）パッケージ、ＣＳＰ（チップサイズパッケージ）にも適用可能である。
パッケージの裏面にアレイ上２次元に配置されたピン配置のパッケージに実装された半導体制御装置において、内側のピンに電源とグランドを配置し、外側のピンに信号線を配置したことを特徴とする半導体制御装置。
最内側のピンにグランドを配置し、内側から２列目のピンに電源ピンを配置することを特徴とする半導体制御装置。
ＩＯ用の電源と内部論理用の電源の２電源で動作し、ＩＯ用の電源およびグランドピンが、内部論理用の電源およびグランドピンより多いことを特徴とする半導体制御装置。
半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に配置される複数の端子とを有する半導体装置であって、複数の端子は、半導体チップに対する電源またはグラウンドを供給する第１の種類の複数の端子と、半導体チップに信号を入方あるいは半導体チップから信号を出力する第２の種類の複数の端子を含み、半導体チップの外縁と第１の種類の端子それぞれの外縁との最短距離の集合ＡをＡｌ〜ＡＮ（ただしＮは第１の種類の端子の数）とし、半導体チップの外縁と第２の種類の端子それぞれの外縁との最短距離の集合ＢをＢｌ〜ＢＭ（ただしＭは第２の種類の端子の数）としたとき、集合Ｂのうち最小のものが、集合Ａのうちの最大のものと同じかそれ以上であることを特徴とする半導体装置。
複数の端子はパッケージの外形を形成する平面のうち最大面積の平面にマトリックス状に配置されており、最大面積の平面が矩形形状であり、矩形形状の平面の外縁と第１の種類の端子それぞれの外縁との最短距離の集合ＡＸをＡＸｌ〜ＡＸＮ（ただしＮは第１の種類の端子の数）とし、矩形形状の平面の外縁と上記第２の種類の端子それぞれの外縁との最短距離の集合ＢＸをＢＸｌ〜ＢＸＭ（ただしＭは第２の種類の端子の数）としたとき、
集合ＢＸのうち最大のものが、集合ＡＸのうちの最小のものと同じかそれ以上であることを特徴とする半導体装置。
半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に互いに等間隔でマトリックス配置される複数の端子とを有する半導体装置であって、マトリックス配置された端子のうち最外縁の端子を第１のグループとし、第１のグループの端子と最短距離にある端子を第２のグループとし、上記第２のグループの端子と最短距離にある端子で第１のグループに属していない端子を第３のグループとしたときに、第３のグループにおける信号入出力端子以外の端子の割合が、第１のグループにおけるそれよりも大きいことを特徴とする半導体装置。
第３のグループにおける信号入出力端子以外の端子の割合が、第２のグループにおけるそれよりも大きいことを特徴とする半導体装置。
第３のグループの端子と最短距離にある端子で第２のグループに属していない端子を第４のグループとしたときに、第４のグループにおける信号入出力端子以外の端子の割合が、第１のグループにおけるそれよりも大きいことを特徴とする半導体装置。
信号入出力端子以外の端子には、半導体チップ内に形成された論理回路を駆動するための第１及び第２の電位を供給するための端子を含むことを特徴とする半導体装置。
信号出力端子以外の端子には、半導体チップ内に形成された論理回路を駆動するための第３及び第４の電位を供給するための端子をさらに含むことを特徴とする半導体装置。
半導体チップ内に形成された特定の論理ゲートを駆動するための第１及び第２の電位を供給するための端子が、第３及び第４のグループに属する端子に分かれて配置されていることを特徴とする半導体装置。
半導体チップ内に形成された特定の論理ゲートを駆動するための第３及び第４の電位を供給するための端子が、第３及び第４のグループに属する端子に分かれて配置されていることを特徴とする半導体装置。
第３及び第４のグループに属する端子に分かれて配置されている端子は、最も近い位置に配置されている端子であることを特徴とする半導体装置。
パッケージはプリント基板上に配置されており、第１及び第２のグループに属する端子からは基板表面に沿って配線が引き出され、第３及び第４のグループに属する端子からは基板を貫通するスルーホールを通して配線が引き出されていることを特徴とする半導体装置。
信号入出力端子は、半導体チップ内に形成された論理回路によって処理されるべき入力信号、あるいは、半導体チップ内に形成された論理回路によって処理された出力信号を伝達することを特徴とする導体装置。
半導体チップと、半導体チップを内蔵するパッケージと、パッケージの表面に配置される複数の導体ピンと、半導体チップのパッドと導体ピンを電気的に接続するリードフレームを有する半導体装置であって、複数のピンは、半導体チップに形成された能動素子を駆動するための少なくとも２つの電位を供給する第１の種類の複数のピンと、半導体チップの能動素子で変調される信号を入力あるいは半導体チップの能動素子で変調された信号を出力する第２の種類の複数のピンを含み、第１の種類のピンとパッドの間の配線長の最大のものが、第２の種類のピンとパッドの間の配線長の最小のものを越えないことを特徴とする半導体装置。
第１の種類の複数のピンは半導体チップの外縁を取り囲むように配置され、第２の種類のピンは第１の種類の複数のピンを取り囲むように配置されていることを特徴とする半導体装置。
パッケージはプリント基板上に配置されており、第２の種類の複数のピンの大部分からは基板表面に沿って配線が引き出され、第１の種類の複数のピンの大部分からは基板を貫通するスルーホールを通して配線が引き出されていることを特徴とする半導体装置。
【図面の簡単な説明】
第１図は、本発明の第１実施例のマイコン制御装置の構成を示す平面図。第２図は、本発明の第２実施例のマイコン制御装置の構成を示す平面図。第３図は、本発明の第３実施例のマイコン制御装置の構成を示す平面図。第４図は、本発明の第４実施例のマイコン制御装置の構成を示す平面図。第５図は、本発明のマイコンとメモリの接続を示す平面図。第６図は、メモリの信号名の説明を示す表図。第７図は、本発明のマイコンと周辺チップの実装の断面図。第８図は、本発明のＢＧＡパッケージのピン配置図。第９図は、本発明のＢＧＡとＱＦＰのパッケージのピンの説明を示す表図。第１０図は、本発明のＢＧＡとＱＦＰのパッケージのピンの説明を示す表図。第１１図は、本発明の実施例のＱＦＰパッケージのピン配置図の左半分の平面図。第１２図は、本発明の実施例のＱＦＰパッケージのピン配置図の右半分の平面図。第１３図は、本発明の半導体制御装置のパッケージのピン配置の構成を示す平面図。第１４図は本発明の図１のパッケージのＡ断面図。第１５図は、本発明の半導体制御装置のパッケージの内部の実装の一例を示す模式図。第１６図は、本発明の半導体制御装置のパッケージのピン配置の構成図の他の実施例平面図。第１７図は、本発明のパッケージのプリント基板への実装断面図。第１８図は、本発明の第１図のＢの部分の拡大平面図。第１９図は、本発明のパッケージを実装するフットパターンの構成を示す平面図である。

Claims

マイコンと周辺制御半導体装置と複数の半導体メモリとから構成されるマイコン制御装置において、マイコンと周辺制御半導体装置との間に複数の半導体メモリを配置し、前記マイコンは、裏面にアレイ状２次元に配置されたピン配置のパッケージを有しており、前記ピン配置は、内側に電源のピンとグランドのピンを配置し外側に信号線のピンを配置し、
前記マイコンは、前記半導体メモリとの位置が最も近い辺の中央からクロック信号を出力し、そのクロック出力の左右からアドレス信号を出力し、そのアドレス出力のさらに外側から制御信号を出力し、前記マイコンと前記半導体メモリとの位置が次に近い辺からデータ信号を出力することを特徴とするマイコン制御装置。
前記マイコンは、前記複数の半導体メモリを並列にアクセスし、前記データ信号は、前記複数の半導体メモリに対して固有の信号線で配線されており、前記クロック信号と前記アドレス信号は、前記複数の半導体メモリに対して共通の信号線で配線されていることを特徴とする請求項１記載のマイコン制御装置。
前記マイコンと周辺制御半導体装置との間に配置された半導体メモリは、前記アドレスピンを内側にし、データピンを外側にし、横置きに配置されたことを特徴とする請求項１または２に記載のマイコン制御装置。
前記マイコンと周辺制御半導体装置とのピン配置は、線対称になることを特徴とする請求項１乃至３のうちいずれかに記載のマイコン制御装置。
前記複数の半導体メモリは、第１の半導体メモリと第２の半導体メモリを含み
、前記第１の半導体メモリと前記第２の半導体メモリは、前記マイコンを通る軸をＹ軸と想定したときに、前記Ｙ軸に対して線対称の配置となるように配置されることを特徴とする請求項１乃至４のうちいずれかに記載のマイコン制御装置。
前記マイコンのパッケージにおいて、最内側にグランドピンを配置し、内側から２列目に電源ピンを配置していることを特徴とする請求項１乃至４のいずれかに記載のマイコン制御装置。
前記マイコンと前記周辺制御半導体装置と前記複数の半導体メモリとを１チップ化したことを特徴とする請求項１乃至６のうちいずれかに記載のマイコン制御装置。
演算機能を備える第１の半導体装置と、記憶機能を備える第２および第３の半導体装置とを有し、前記第１の半導体装置を通る軸をＹ軸と想定したときに、前記第２および第３の半導体装置がＹ軸に対して線対称の配置になるように配置され、前記第１の半導体装置は、前記第２および第３の半導体装置に近い辺にクロック信号を出力するクロック信号端子を有し、前記クロック信号端子からクロック信号が前記第２および第３の半導体装置に供給され、
前記第１の半導体装置は、前記クロック信号端子の左右にアドレス信号端子を有し、前記アドレス信号端子からアドレス信号が前記第２および第３の半導体装置に供給され、
前記第１の半導体装置のクロック信号端子のある辺を第１の辺とし、前記第１の辺の両側の辺を第２および第３の辺としたときに、各辺に沿って配置される端子の数に対するデータ信号入出力端子の数の割合は、第１の辺における割合よりも、第２または第３の辺における割合の方が大きい情報処理装置。
前記第１の半導体装置は、前記第２および第３の半導体装置を並列にアクセスし、前記データ信号入出力端子は、前記第２および第３の半導体装置の対応端子に対して個別に接続されており、前記クロック信号端子と前記アドレス信号端子は、前記第２および第３の半導体装置の対応端子に対して共通接続されていることを特徴とする請求項８記載の情報処理装置。
前記Ｙ軸に直交するＸ軸を想定したときに、前記第２および第３の半導体装置は前記Ｘ軸の方向に沿って並んでいる請求項８記載の情報処理装置。
前記Ｙ軸の上に、演算機能を備える第４の半導体装置を有し、前記第４の半導体装置と前記第１の半導体装置との間に前記第２および第３の半導体装置が配置され、前記第１の半導体装置から供給されるクロック信号が、前記第４の半導体装置の前記第２および第３の半導体装置に近い辺に配置されたクロック信号入力端子に入力されている請求項１０記載の情報処理装置。
前記クロック信号を伝達する配線が、前記第２および第３の半導体装置の間を通っている請求項１１記載の情報処理装置。
前記第１の半導体装置は、裏面にアレイ状２次元に配置されたピン配置のパッケージを有しており、前記ピン配置は、内側に電源のピンとグランドのピンを配置し外側に信号線のピンを配置していることを特徴とする請求項８乃至１２のうちいずれかに記載の情報処理装置。
前記第１の半導体装置のパッケージにおいて、最内側にグランドピンを配置し、内側から２列目に電源ピンを配置していることを特徴とする請求項１３記載の情報処理装置。
前記第２および第３の半導体装置は前記Ｘ軸に平行な方向に長辺を有しており、前記長辺において前記アドレス信号の入力される端子は、データ信号入出力端子よりもＹ軸に近く配置されている請求項８記載の情報処理装置。
前記第４の半導体装置のクロック信号入力端子のある辺と同じ辺にアドレス信号入力端子を有し、前記アドレス信号入力端子に前記第１の半導体装置からのアドレス信号が入力される請求項１５記載の情報処理装置。
前記第４の半導体装置のクロック信号入力端子のある辺を第１の辺とし、前記第１の辺の両側の辺を第２および第３の辺としたときに、各辺に沿って配置される端子の数に対するデータ信号入出力端子の数の割合は、第１の辺における割合よりも、第２または第３の辺における割合の方が大きく設定されている請求項１６記載の情報処理装置。
前記第２および第３の半導体装置と同様の構成の第５および第６の半導体装置を有し、前記第５および第６の半導体装置がＹ軸に対して線対称の配置になるように配置され、かつ、前記第５および第６の半導体装置は前記Ｘ軸に平行な方向に長辺を有しており、前記長辺におけるアドレス信号の入力される端子は、データ信号入出力端子よりも前記第１の半導体装置のクロック信号端子に近く配置されている請求項１７記載の情報処理装置。
前記第５および第６の半導体装置は、前記第２および第３の半導体装置が配置される基板面と同一の基板面に配置され、かつ、前記第１および第４の半導体装置の間に配置されている請求項１８記載の情報処理装置。
前記第５および第６の半導体装置は、前記第２および第３の半導体装置が配置される基板面と反対の基板面に配置され、かつ、前記基板に対して前記第２および第３の半導体装置と面対称になるように配置されている請求項１８記載の情報処理装置。
前記第２、第３、第５、第６の半導体装置は、１６ビットのデータバスを有する半導体メモリである請求項１９または２０記載の情報処理装置。
エミュレータ、クロック発振回路、入出カポート、シリアルインターフェイス、および割込回路のうちの少なくとも一種を周辺モジュールとして備え、前記第１の半導体装置の第１から第３の辺以外の辺に配置される端子と前記周辺モジュールを接続する請求項１３乃至２１のうちのいずれかに記載の情報処理装置。
前記第２および第３の半導体装置とは異なる種類の半導体メモリを備え、前記第１の半導体装置の第１から第３の辺以外の辺に配置される端子と前記半導体メモリを接続する請求項２２記載の情報処理装置。
前記第４の半導体装置が、画像データ処理用の半導体装置である請求項１１乃至２３のうちいずれかに記載の情報処理装置。
前記第４の半導体装置は、裏面にアレイ状２次元に配置されたピン配置のパッケージを有しており、前記ピン配置は、内側に電源のピンとグランドのピンを配置し外側に信号線のピンを配置していることを特徴とする請求項１１乃至２４のうちいずれかに記載の情報処理装置。
前記第４の半導体装置のパッケージにおいて、最内側にグランドピンを配置し、内側から２列目に電源ピンを配置していることを特徴とする請求項２５記載の情報処理装置。
マイクロコンピュータと２つの半導体メモリを基板上に配置して構成した情報処理装置であって、前記マイクロコンピュータの第１の辺に平行な方向に前記２つの半導体メモリが並べて配置され、前記マイクロコンピュータと半導体メモリの間はクロックバス、アドレスバス、データバスで接続され、前記マイクロコンピュータの第１の辺に配置された端子に前記クロックバスが接続され、
前記マイクロコンピュータの第１の辺を挟む第２の辺と第３の辺とに配置された端子のうち前記データバスに接続される端子の割合は、前記第１の辺に配置された端子のうち前記データバスに接続される端子の割合よりも大きい情報処理装置。
前記マイクロコンピュータは、前記２つの半導体メモリを並列にアクセスし、前記データバスは、前記２つの半導体メモリの対応端子に対して個別に接続されており、前記クロックバスと前記アドレスバスは、前記２つの半導体メモリの対応端子に対して共通接続されていることを特徴とする請求項２７記載の情報処理装置。
前記マイクロコンピュータは、裏面にアレイ状２次元に配置されたピン配置のパッケージを有しており、前記ピン配置は、内側に電源のピンとグランドのピンを配置し外側に信号線のピンを配置していることを特徴とする請求項２７記載の情報処理装置。
前記マイクロコンピュータのパッケージにおいて、最内側にグランドピンを配置し、内側から２列目に電源ピンを配置していることを特徴とする請求項２９記載の情報処理装置。
前記マイクロコンピュータの第１の辺に配置された端子に前記アドレスバスが接続されている請求項２７記載の情報処理装置。
前記２つの半導体メモリの長辺が前記マイクロコンピュータの第１の辺に平行であり、前記長辺に配置された端子に前記アドレスバスとデータバスが接続され、前記２つの半導体メモリの対向する辺に近い端子に前記アドレスバスが接続されている請求項２７乃至３１のうちいずれかに記載の情報処理装置。
前記２つの半導体メモリの長辺の、前記アドレスバスが接続された端子とデータバスが接続された端子の間の端子に、前記クロックバスが接続されている請求項３２記載の情報処理装置。
直方体形状を有する第１のデータ処理装置、第２のデータ処理装置、複数の記憶装置、およびこれらを搭載する基板を有する情報処理装置であって、前記基板面上に互いに直交するＸ軸とＹ軸を想定した場合、Ｙ軸上に前記第１および第２のデータ処理装置が配置され、前記Ｙ軸に線対称に前記複数の記憶装置が配置され、かつ、Ｘ軸に線対称に前記複数の記憶装置が配置され、かつ、前記複数の記憶装置を挟んで前記第１および第２のデータ処理装置が配置され、
前記第１のデータ処理装置と第２のデータ処理装置の対向する面の間をクロック信号を供給する配線が接続しており、前記配線の両側に前記複数の記憶装置が分かれて配置され、
前記第１または第２のデータ処理装置のＹ軸の右側にある面にある端子と、前記記憶装置のうちＹ軸の右側にある記憶装置がデータバスで接続され、前記第１または第２のデータ処理装置のＹ軸の左側にある面にある端子と、前記記憶装置のうちＹ軸の左側にある記憶装置がデータバスで接続されていることを特徴とする情報処理装置。
前記第１のデータ処理装置は、前記複数の記憶装置を並列にアクセスし、前記データバスは、前記複数の記憶装置の対応端子に対して個別に接続されており、前記クロック信号を供給する配線は、前記複数の記憶装置の対応端子に対して共通接続されていることを特徴とする請求項３４記載の情報処理装置。